第2章 EDA设计流程及其工具2218857331
合集下载
第2章 EDA设计流程及其工具
综合器的使用也有两种模式: 综合器的使用也有两种模式: 图形模式和命令行模式(Shell模式 . 模式). 图形模式和命令行模式 模式
2.3 常用 常用EDA工具 工具
2.3.3 仿真器
Sy
师院科技
按处理的硬件描述语言类型分, 仿真器可分为: 按处理的硬件描述语言类型分,HDL仿真器可分为: 仿真器可分为
Sy
师院科技
2.1.2 综合
综合就是将电路的高级语言转换成低 级的可与CPLD/FPGA器件基本结构相对应 的网表文件或程序.是否能综合也就是说 你的程序是否能在硬件上实现.
Sy
师院科技
2.1.3 适配
适配器也称结构综合器,它的功能是将由综合器产生的 适配器也称结构综合器, 网表文件配置于指定的目标器件中, 网表文件配置于指定的目标器件中,使之产生最终的下载文 JEDEC,Jam格式的文件 格式的文件. 件,如JEDEC,Jam格式的文件.适配所选定的目标器件 FPGA/CPLD芯片 必须属于原综合器指定的目标器件系列. 芯片) (FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列. 逻辑综合通过后必须利用适配器将综合后网表文件针对某 一具体的目标器件进行逻辑映射操作, 一具体的目标器件进行逻辑映射操作,其中包括底层器件配 逻辑分割,逻辑优化,逻辑布局布线操作. 置,逻辑分割,逻辑优化,逻辑布局布线操作.适配完成后 可以利用适配所产生的仿真文件作精确的时序仿真, 可以利用适配所产生的仿真文件作精确的时序仿真,同时产 生可用于编程的文件. 生可用于编程的文件.
功能仿真
逻辑综合器
FPGA/CPLD
适配
结构综合器
时序与功能 门级仿真
1,功能仿真 , 2,时序仿真 ,
FPGA/CPLD 编程下载
EDA设计流程及其工具概述
1.isp方式下载 2.JTAG方式下载 3.针对SRAM结构的配置 4.OTP器件编辑
(One Time Programming)
综合
逻辑综合器
FPGA/CPLD 适配
结构综合器
FPGA/CPLD 编程下载
功能 仿真
时序与功能 门级仿真 1.功能仿真 2.时序仿真
2
2.1.1 设计输入(原理图／HDL文本编辑)
此时的仿真只是根据VHDL的语义进行的，与具体电路 没有关系。 2）功能仿真：
直接对VHDL、原理图描述或其他描述形式的逻辑功能 进行测试模拟，以了解其实现的功能是否满足原设计的要 求的过程，仿真过程不涉及任何具体器件的硬件特性，如 延时特性。
12
3）时序仿真： 接近真实器件运行特性的仿真，仿真文件中已包含了
程工作。 基于SRAM的FPGA可以由EPROM或其它存
储体进行配置。 在线可编程的PLD器件不需要专门的
编程器， 只要一根编程下载电缆就可以了。
15
6、硬件测试 将含有载入了设计的FPGA或CPLD的硬件系统进行统一
测试，以便最终验证设计项目在目标系统上的实际工作情况。
16
实验开发系统
17
2.2 ASIC及其设计流程
–后工序（测试、封装、设备） 其中IC设计以人为主，脑力密集型，属高回报产业。
21
• 3、我国集成电路生产能力方面：
93年生产的集成电路为1.78亿块，占世界总产量的 0.4%，相当于美国1969年的水平，日本1971年的水平。
96年为7.09亿块，而1996年国内集成电路市场总用量为 67.8亿块,国内市场占有率仅为10％。
23
（二）按制作工艺分类
集成电路按制作工艺可分为半导体集成电路和膜集成电路。 膜集成电路又分类厚膜集成电路和薄膜集成电路。
(One Time Programming)
综合
逻辑综合器
FPGA/CPLD 适配
结构综合器
FPGA/CPLD 编程下载
功能 仿真
时序与功能 门级仿真 1.功能仿真 2.时序仿真
2
2.1.1 设计输入(原理图／HDL文本编辑)
此时的仿真只是根据VHDL的语义进行的，与具体电路 没有关系。 2）功能仿真：
直接对VHDL、原理图描述或其他描述形式的逻辑功能 进行测试模拟，以了解其实现的功能是否满足原设计的要 求的过程，仿真过程不涉及任何具体器件的硬件特性，如 延时特性。
12
3）时序仿真： 接近真实器件运行特性的仿真，仿真文件中已包含了
程工作。 基于SRAM的FPGA可以由EPROM或其它存
储体进行配置。 在线可编程的PLD器件不需要专门的
编程器， 只要一根编程下载电缆就可以了。
15
6、硬件测试 将含有载入了设计的FPGA或CPLD的硬件系统进行统一
测试，以便最终验证设计项目在目标系统上的实际工作情况。
16
实验开发系统
17
2.2 ASIC及其设计流程
–后工序（测试、封装、设备） 其中IC设计以人为主，脑力密集型，属高回报产业。
21
• 3、我国集成电路生产能力方面：
93年生产的集成电路为1.78亿块，占世界总产量的 0.4%，相当于美国1969年的水平，日本1971年的水平。
96年为7.09亿块，而1996年国内集成电路市场总用量为 67.8亿块,国内市场占有率仅为10％。
23
（二）按制作工艺分类
集成电路按制作工艺可分为半导体集成电路和膜集成电路。 膜集成电路又分类厚膜集成电路和薄膜集成电路。
第二章EDA流程与工具
PPT文档演模板
第二章EDA流程与工具
•2.1.3 适 配
• 适配器也称结构综合器，它的功能是将由综合器产生的 网表文件配置于指定的目标器件中，使之产生最终的下载文 件，如JEDEC、Jam格式的文件。适配所选定的目标器件 (FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列 。
• 逻辑综合通过后必须利用适配器将综合后网表文件针对某 一具体的目标器件进行逻辑映射操作，其中包括底层器件配 置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后 可以利用适配所产生的仿真文件作精确的时序仿真，同时产 生可用于编程的文件。
•综合
•功能仿真
•逻辑综合器
•FPGA/CPLD
•适配
•结构综合器
•时序与功能 •门级仿真
•FPGA/CPLD •编程下载
•1、功能仿真 •2、时序仿真
第二章EDA流程与工具
•2.1.1 设计输入(原理图／HDL文本编辑)
•1. 图形输入 入图 形 输
•
• 原理图输入 • 状态图输入 • 波形图输入
PPT文档演模板
第二章EDA流程与工具
•2.1.5 编程下载
• 通常，将对CPLD的下载称为编程(Program)，对FPGA中 的SRAM进行直接下载的方式称为配置(Configure)，但对于 OTP FPGA的下载和对FPGA的专用配置ROM的下载仍称为编 程。 • FPGA与CPLD的辨别和分类主要是根据其结构特点和工作 原理。通常的分类方法是：
。
•综合器的使用也有两种模式：
•图形模式和命令行模式(Shell模式)。
PPT文档演模板
第二章EDA流程与工具
•2.3 常用EDA工具
•2.3.3 仿真器
2 EDA设计流程及相关工具
第二章EDA设计流程及相关工具设计输入将电路系统以一定的表达方式输入到计算机，是在EDA软件平台上对FPGA/CPLD开发的最初步骤。
一般，可以分为以下两种类型： 图形输入文本输入一、图形输入图形输入通常包含以下三种方法，其中最常用的方法是原理图输入法，其余两种方法使用得较少。
原理图输入状态图输入波形图输入1、状态图输入法状态图输入的方法就是根据电路的控制条件和不同的转换方式，用绘图的方法，在EDA工具的状态图编辑器上绘出状态图，然后由EDA编译器和综合器将此状态变化流程图形编译综合为电路网表。
状态图输入法2、波形图输入法波形图输入方法是将待设计的电路看成一个黑盒子，不管内部的功能如何实现，而只需定义出该黑盒子的输入，输出信号的时序波形图。
EDA工具就根据波形图来实现其内部的结构。
这种输入方法的使用比较少。
特别是输入输出信号较多，时序逻辑比较复杂的情况。
3、原理图输入法原理图输入法是一种类似传统的电子设计方法的原理图编辑的输入方式，即在EDA软件的图形编辑界面上绘制电路原理图。
原理图由逻辑器件和连线构成。
图中的逻辑器件是EDA软件库中设计好的各种模块，如一些常用的门电路，触发器，计数器等等。
例子原理图输入法的优点方法和protel等电路设计软件相识，形象直观。
适用初学和教学演示。
设计者不需要学习新的相关知识，上手快。
对于较小的电路模型，其结构与实际电路十分接近。
设计者易于把握全局。
易于控制逻辑资源的耗用，节省面积。
原理图输入法的缺点图形文件的兼容性差。
使得设计的移植和重复利用十分困难。
如果更改PLD器件的话，就需要重新绘制。
导致设计的效率低。
需要设计人员具有一定电路设计经验。
当电路规模较大时，其易读性差。
无法进行自顶向下的设计方法。
优化的空间十分有限。
二、HDL文本输入这种方式与传统的计算机软件语言编辑输入基本一致。
其优点有： 与工艺无关。
便于设计的移植和重用。
设计的可读性好。
采用了自顶向下的设计思想。
zyb-ch2-EDA设计流程及其工具精品资料
5
功能仿真： 直接对VHDL、原理图描述或其他描述形式的逻辑功 能进行测试模拟，以了解其实现的功能是否满足原设计 的要求的过程，仿真过程不涉及任何具体器件的硬件特 性，如延时特性。 直接进行功能仿真的好处是设计耗时短，对硬件库、 综合器等没有任何要求。 大的设计项目一般先进行功能仿真，确认逻辑功能满 足要求后，再进行综合、适配、时序仿真。
项目编译
编译器 网表提取器
数据库 建库器
项目校验
MAX+PLUS II 信息处理器
和 层次显示
逻辑 综合器
适配
器件编程
MAX+PLUS II 仿真器
MAX+PLUS II 时间分析器
MAX+PLUS II 编程器
27
MAX+PLUSⅡ的管理器窗口
28
输入符号
MAX+PLUSⅡ的原理图编辑器
总线
74163 符号
14
2.3 常用EDA工具 用EDA技术设计电路可以分为不同的技术环节，
每一个环节中必须有对应的软件包或专用的EDA工具 独立处理。
EDA工具大致可以分为以下5个模块。 设计输入编辑器 仿真器 HDL综合器 适配器（或布局布线器） 下载器
15
2.3.1 设计输入编辑器 通常专业的EDA工具供应商或各可编程逻辑器件厂
语法描述各级电路互连，称之为VHDL网表，它描述的电 路与生成的EDIF/XNF等网表文件一致。
VHDL网表文件采用VHDL语法，只是其中的电路描述采
用了结构描述方法，即首先描述了最基本的门电路，然 后将这些门电路用例化语句连接起来。
9
文本编辑器 图形编辑器 生成VHDL源程序
VHDL源程序
功能仿真： 直接对VHDL、原理图描述或其他描述形式的逻辑功 能进行测试模拟，以了解其实现的功能是否满足原设计 的要求的过程，仿真过程不涉及任何具体器件的硬件特 性，如延时特性。 直接进行功能仿真的好处是设计耗时短，对硬件库、 综合器等没有任何要求。 大的设计项目一般先进行功能仿真，确认逻辑功能满 足要求后，再进行综合、适配、时序仿真。
项目编译
编译器 网表提取器
数据库 建库器
项目校验
MAX+PLUS II 信息处理器
和 层次显示
逻辑 综合器
适配
器件编程
MAX+PLUS II 仿真器
MAX+PLUS II 时间分析器
MAX+PLUS II 编程器
27
MAX+PLUSⅡ的管理器窗口
28
输入符号
MAX+PLUSⅡ的原理图编辑器
总线
74163 符号
14
2.3 常用EDA工具 用EDA技术设计电路可以分为不同的技术环节，
每一个环节中必须有对应的软件包或专用的EDA工具 独立处理。
EDA工具大致可以分为以下5个模块。 设计输入编辑器 仿真器 HDL综合器 适配器（或布局布线器） 下载器
15
2.3.1 设计输入编辑器 通常专业的EDA工具供应商或各可编程逻辑器件厂
语法描述各级电路互连，称之为VHDL网表，它描述的电 路与生成的EDIF/XNF等网表文件一致。
VHDL网表文件采用VHDL语法，只是其中的电路描述采
用了结构描述方法，即首先描述了最基本的门电路，然 后将这些门电路用例化语句连接起来。
9
文本编辑器 图形编辑器 生成VHDL源程序
VHDL源程序
第二章 EDA设计流程及其工具
30
通信与信息工程学院课件 @by keane
设置仿真时间长度
31
通信与信息工程学院课件 @by keane
32
通信与信息工程学院课件 @by keane
保存文件
33
通信与信息工程学院课件 @by keane
选择总线数据格式
40
通信与信息工程学院课件 @by keane
编辑完毕
41
通信与信息工程学院课件 @by keane
进行波形仿真
42
通信与信息工程学院课件 @by keane
可编程逻辑器件设计
授课教师：漆晶 办公室：逸夫楼四楼信号基础教研中心 Email：qijing@
Contents
1
2 3
Click to add Title
Click to add Title
Click to add Title
4
Click to add Title
EDA工具软件
ALTERA： MAX+PLUS II、QUARTUS II LATTICE：isp EXPERT SYSTEM、isp Synario
ispDesignExpert SYSTEM ispCOMPILER、PAC-DESIGNER
XILINX： FOUNDATION、ISE FPGA Compiler、FPGA Express、 Synplify、Leonardo Spectrum ... EDA公司 ： CADENCE、EXEMPLAR、 MENTOR GRAPHICS、OrCAD、SYNOPSYS、 SYNPLICITY、VIEWLOGIC、...
选中节点
EDA技术与应用讲义第2章EDA设计流程及其工具
EDA技术与应用讲义第2章EDA设计流程及其工具EDA（Electronic Design Automation）是电子设计自动化的缩写，是指使用计算机和软件工具来辅助电子设计的过程。
EDA技术在现代电子设计中扮演着重要的角色，可以显著提高设计效率和设计质量。
本文将介绍EDA设计流程及其工具。
EDA设计流程主要分为以下几个步骤：1.需求分析：根据设计的目标和要求进行需求分析，包括性能指标、功能需求、资源限制等。
这一步的目标是明确设计的目标和要求。
2. 系统级设计：在这一步中，将高层次的功能和架构进行设计，包括整体架构、数据流、控制逻辑等。
通常使用的工具有MATLAB、Simulink等。
3. 后端设计：在这一步中，根据系统级设计进行详细设计，包括电路设计、电路模拟和布局布线。
电路设计可以使用工具如Cadence、Synopsys等，模拟可以使用工具如HSPICE、Spectre等，布局布线可以使用工具如Xilinx、Altera等。
4. 驱动及仿真：在这一步中，对设计进行验证和仿真，包括功能仿真、时序仿真和功耗仿真。
功能仿真通常使用工具如ModelSim、VCS等，时序仿真使用工具如PrimeTime、STA等，功耗仿真使用工具如PrimPro、PowerMill等。
5. 物理布局：在这一步中，根据前端设计结果对芯片进行物理布局，在芯片上规划各个模块的位置以及线路的走向。
可以使用工具如Caprice、Innovus等。
6. 物理布线：在这一步中，根据芯片的物理布局结果进行布线，将各个模块之间的连线完成。
主要使用工具有Innovus、Cadence等。
7. 物理验证：在这一步中，对芯片进行物理验证，包括DRC（Design Rule Checking）、LVS（Layout vs. Schematic）等。
可以使用工具如Calibre、Assura等。
8. 功能验证：在这一步中，对芯片进行功能验证，通过测试芯片的各种功能和逻辑是否与设计要求一致。
2_第2章设计流程及其工具
•软IP
•固IP
•硬IP
•K•X康芯科技
•2.1.3 适配
• 将由综合器产生的网表文件配置于指定的目标器件中，使之 产生最终的下载文件，如JEDEC、Jam格式的文件。
•K•X康芯科技
2.1 设计流程
•2.1.4 时序仿真与功能仿真
• 时序仿真
• 功能仿真
• 接近真实器件运行特性的仿真 •直接对VHDL、原理图描述或其他 描述形式的逻辑功能进行测试模拟
•2.1.5 编程下载
•2.1.6 硬件测试
•K•X康芯科技
2.2 ASIC及其设计流程
•ASIC(Application Specific Integrated Circuits，专用集成电路 )
•图2-2 ASIC分类
•K•X康芯科技
2.2 ASIC及其设计流程
•2.2.1 ASIC设计方法
•2.3.3 仿真器 •2.3.4 适配器
•VHDL仿真
•Verilog仿真器
器
•Mixed HDL仿真器 •其他HDL仿真器
•2.3.5 下载器
•K•X康芯科技
2.4 QuartusII 简介
•图1-9 Quartus II设计流程
•K•X康芯科技
2.5 IP核简介
•IP (Intellectual Property)
2_第2章设计流程及其工 具
2020年5月25日星期一
2.1 设计流程
•图2-1 应用于FPGA/CPLD的EDA开发流程
•K•X康芯科技
2.1 设计流程
•2.1.1 设计输入(原理图／HDL文本编辑) •1. 图形输入
•状态图输 入
•2. HDL文本输入
ch2-EDA设计流程及其工具
EDA设计流程及其工具 第2章 EDA设计流程及其工具
2.1：FPGA/CPLD设计流程 2.1：FPGA/CPLD设计流程 2.2：ASIC及其设计流程 2.2：ASIC及其设计流程 2.3：常用EDA工具 2.3：常用EDA工具 EDA 2.4：ISE概述 2.4：ISE概述 2.5：IP核 2.5：IP核
1
2.1 FPGA/CPLD 设计流程
FPGA： CPLD： FPGA：现场可编程门阵列 CPLD：复杂可编程逻辑器件 种器件的一般开发流程为： 一、这2种器件的一般开发流程为：
原理图/HDL文本编辑 文本编辑 原理图
综合 逻辑综合器 FPGA/CPLD 器件和电路系统 1.isp方式下载 方式下载 2.JTAG方式下载 方式下载 3.针对 针对SRAM结构的配置 结构的配置 针对 4.OTP器件编辑 器件编辑 FPGA/CPLD 编程下载 FPGA/CPLD 适配 结构综合器
5
3）时序仿真： ）时序仿真： 接近真实器件运行特性的仿真， 接近真实器件运行特性的仿真，仿真文件中已包含了 器件硬件特性参数，仿真精度高。 器件硬件特性参数，仿真精度高。
5、编程下载
将适配后的下载文件， 将适配后的下载文件，通过通信电缆或专用编程器写至 相应目标器件的过程。 相应目标器件的过程。
10
2.3.1
设计输入编辑器
通常专业的EDA 工具供应商或各可编程逻辑器件厂商都 通常专业的 EDA工具供应商或各可编程逻辑器件厂商都 EDA 提供EDA开发工具 在这些EDA EDA开发工具中都含有设计输入编 提供 EDA开发工具， 在这些 EDA开发工具中都含有设计输入编 EDA 开发工具， 辑 器 ， 如 Xilinx 公 司 的 Foundation 、 ISE ， Altera 公 司 的 MAX+plusII、QUARTUS等 MAX+plusII、QUARTUS等。 一般的设计输入编辑器都支持图形输入和HDL文本输入。 一般的设计输入编辑器都支持图形输入和HDL文本输入。 HDL文本输入 2.3.2 HDL综合器 HDL综合器
2.1：FPGA/CPLD设计流程 2.1：FPGA/CPLD设计流程 2.2：ASIC及其设计流程 2.2：ASIC及其设计流程 2.3：常用EDA工具 2.3：常用EDA工具 EDA 2.4：ISE概述 2.4：ISE概述 2.5：IP核 2.5：IP核
1
2.1 FPGA/CPLD 设计流程
FPGA： CPLD： FPGA：现场可编程门阵列 CPLD：复杂可编程逻辑器件 种器件的一般开发流程为： 一、这2种器件的一般开发流程为：
原理图/HDL文本编辑 文本编辑 原理图
综合 逻辑综合器 FPGA/CPLD 器件和电路系统 1.isp方式下载 方式下载 2.JTAG方式下载 方式下载 3.针对 针对SRAM结构的配置 结构的配置 针对 4.OTP器件编辑 器件编辑 FPGA/CPLD 编程下载 FPGA/CPLD 适配 结构综合器
5
3）时序仿真： ）时序仿真： 接近真实器件运行特性的仿真， 接近真实器件运行特性的仿真，仿真文件中已包含了 器件硬件特性参数，仿真精度高。 器件硬件特性参数，仿真精度高。
5、编程下载
将适配后的下载文件， 将适配后的下载文件，通过通信电缆或专用编程器写至 相应目标器件的过程。 相应目标器件的过程。
10
2.3.1
设计输入编辑器
通常专业的EDA 工具供应商或各可编程逻辑器件厂商都 通常专业的 EDA工具供应商或各可编程逻辑器件厂商都 EDA 提供EDA开发工具 在这些EDA EDA开发工具中都含有设计输入编 提供 EDA开发工具， 在这些 EDA开发工具中都含有设计输入编 EDA 开发工具， 辑 器 ， 如 Xilinx 公 司 的 Foundation 、 ISE ， Altera 公 司 的 MAX+plusII、QUARTUS等 MAX+plusII、QUARTUS等。 一般的设计输入编辑器都支持图形输入和HDL文本输入。 一般的设计输入编辑器都支持图形输入和HDL文本输入。 HDL文本输入 2.3.2 HDL综合器 HDL综合器
第2章 EDA设计流程
QuartusII的原理图输入
QuartusII的VHDL输入
综合
网表文件
综合器 Synthesizer
HDL 源程序
逻辑综合
适配
网表文件
适配
下载 文件
结构综合
仿真
时序仿真 接近真实器件运行特性的仿真
功能仿真 直接对VHDL、原理图描述或其他描述形式的 逻辑功能进行测试模拟
不同在于是否涉及到具体器件的硬件特性
EDA工具
设计输入编辑器
原理图和HDL语言
综合器
输出网表文件
仿真器
系统级仿真，行为级仿真，RTL级仿真，门级时序仿真
适配器
完成目标系统在器件上的布局布线
下载器
把设计下载到对应的实际器件
QuartusII
IP核
IP (Intellectual Property)
软IP（HDL语言的形式）
自顶向下的设计方法
回顾—逻辑综合
编译器 Compiler
计算机语言 源程序 可执行文件 0100110110
综合器 Synthesizer
HDL 源程序
网表文件
回顾— FPGA设计的流程
程序输入
综合
适配
仿真
下载
ASIC
QuartusII
作业
习题： 1--4 2--1
QuartusII的仿真
下载
编程器
下载文件
器件
2.2 ASIC及其设计流程
ASIC( Application Specific Integrated Circuits ) 专用集成电路
第2章EDA设计流程及其工具
2.1.4 时序仿真与功能仿真
时序仿真 功能仿真
2.1.5
编程下载
CPLD FPGA
以乘积项结构方式构成 以查表法结构方式构成
2.1.6
硬件测试
KX
康芯科技
2.2 ASIC及其设计流程
ASIC 用于某一专 门用途的集 成电路器件
数字 AS IC
AS IC
数模
混合 AS IC
模拟 AS IC
2.2 ASIC及其设计流程
EDA技术实用教程
第2章
EDA设计流程及其工具
KX
康芯科技
第2章 EDA设计流程及其工具
本章首先介绍FPGA/CPLD开发 和ASIC设计的流程，然后分别介 绍与这些设计流程中各环节密切 相关的EDA工具软件，最后就 MAX+plusII的基本情况和EDA重 用模块IP作一简述。
2.1 FPGA／CPLD设计流程
2.2.2 一般ASIC设计的流程
系统规格说明 系统划分
KX
康芯科技
逻辑设计与综合
版图验证
版图设计
综合后仿真
参数提取与后仿真
制版、流片
芯片测试
2.3 常用EDA工具
EDA工具大致可以分为如下5个模块：
KX
康芯科技
设计输入编辑器
HDL综合器
仿真器
适配器(或布局布线器)
下载器
2.3 常用EDA工具
2.3.1 设计输入编辑器
1、功能仿真 2、时序仿真
2.1 FPGA／CPLD设计流程
2.1.1 设计输入(原理图／HDL文本编辑)
原理图输入
KX
康芯科技
1. 图形输入
状态图输入
波形图输入
时序仿真 功能仿真
2.1.5
编程下载
CPLD FPGA
以乘积项结构方式构成 以查表法结构方式构成
2.1.6
硬件测试
KX
康芯科技
2.2 ASIC及其设计流程
ASIC 用于某一专 门用途的集 成电路器件
数字 AS IC
AS IC
数模
混合 AS IC
模拟 AS IC
2.2 ASIC及其设计流程
EDA技术实用教程
第2章
EDA设计流程及其工具
KX
康芯科技
第2章 EDA设计流程及其工具
本章首先介绍FPGA/CPLD开发 和ASIC设计的流程，然后分别介 绍与这些设计流程中各环节密切 相关的EDA工具软件，最后就 MAX+plusII的基本情况和EDA重 用模块IP作一简述。
2.1 FPGA／CPLD设计流程
2.2.2 一般ASIC设计的流程
系统规格说明 系统划分
KX
康芯科技
逻辑设计与综合
版图验证
版图设计
综合后仿真
参数提取与后仿真
制版、流片
芯片测试
2.3 常用EDA工具
EDA工具大致可以分为如下5个模块：
KX
康芯科技
设计输入编辑器
HDL综合器
仿真器
适配器(或布局布线器)
下载器
2.3 常用EDA工具
2.3.1 设计输入编辑器
1、功能仿真 2、时序仿真
2.1 FPGA／CPLD设计流程
2.1.1 设计输入(原理图／HDL文本编辑)
原理图输入
KX
康芯科技
1. 图形输入
状态图输入
波形图输入
EDA技术与应用讲义第2章第4节EDA设计流程及其工具QUARTUSII快速设计指南 (2)
。
许可文件设置
项目（project ）
1. Project内容：
All of the design files and other related files necessary for the successful compilation, simulation, and programming of a design
启动编程
问题：请翻译此段文字，和其他资料说明 JTAG User Code的含义和用法？
JTAG User Code
Specifies a hexadecimal number for the device selected for the current Compiler settings. The JTAG user code is an extension of the option register. This data can be read with the JTAG USERCODE instruction.
If you turn on Auto usercode, this option is dimmed to indicate that it is not available.
This option is available for all Altera® devices supported by the Quartus® II software except FLEX® 6000 devices.
元件符号调入 生成符号块 绘制节点连线 绘制节点总线连接
绘制导线工具
粘连（移动）
线段选中
原理图设计输入
原理图设计输入：符号调入
按下mouse右键－>
原理图设计输入：符号调入（续前）
许可文件设置
项目（project ）
1. Project内容：
All of the design files and other related files necessary for the successful compilation, simulation, and programming of a design
启动编程
问题：请翻译此段文字，和其他资料说明 JTAG User Code的含义和用法？
JTAG User Code
Specifies a hexadecimal number for the device selected for the current Compiler settings. The JTAG user code is an extension of the option register. This data can be read with the JTAG USERCODE instruction.
If you turn on Auto usercode, this option is dimmed to indicate that it is not available.
This option is available for all Altera® devices supported by the Quartus® II software except FLEX® 6000 devices.
元件符号调入 生成符号块 绘制节点连线 绘制节点总线连接
绘制导线工具
粘连（移动）
线段选中
原理图设计输入
原理图设计输入：符号调入
按下mouse右键－>
原理图设计输入：符号调入（续前）
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
EDA原理与应用
EDA原理与
第2章 EDA工具设计流程
东北石油大学
EDA原理与应用
第2章 EDA工具设计流程
一个完整的、典型的EDA设计流程既是自顶向 下设计方法的具体实施途径，也是EDA工具软件 本身的组成结构。
本章首先介绍FPGA/CPLD和 ASIC设计的流程，然后分别介绍与 这些设计流程中各环节密切相关的 EDA工具软件，最后就Max+Plus II的基本情况和IP核作一简述。
2.1.1 设计输入(原理图／HDL文本编辑)
原理图输入方式：
利用EDA工具提供的图形编辑器以原理图的方 式进行输入，原理图由逻辑器件和连接线构成。
原理图输入方式比较容易掌握，直观且方便， 而且编辑器中有许多现成的单元器件可以利用， 自己也可以根据需要设计元件。设计方式接近于 底层电路布局，因此容易控制逻辑资源的耗用， 节省面积。
东北石油大学
EDA原理与应用
Q
1
Q
0
&
&
RS
Q
01
0
10
1
S0
1R
②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1； 再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都 将变成1状态，这种情况称将触发器置1或置位。S端称为触发 器的置1端或置位端。
东北石油大学
EDA原理与应用
Q
10
Q
01
&
&
RS 10 01 11
Q 0 1 不变
S1
1R
③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保 持原有状态不变，即原来的状态被触发器存储起来，这体现了 触发器具有记忆能力。
东北石油大学
EDA原理与应用
？ Q
Q
1
1
&
&
RS 10 01 11
Q 0 1 不变
S0
0R
00
不定
④R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且 由于与非门延迟时间不可能完全相等，在两输入端的0同时撤 除后，将不能确定触发器是处于1状态还是0状态。所以触发
1、功能仿真 2、时序仿真
东北石油大学
EDA原理与应用
2.1.1 设计输入(原理图／HDL文本编辑)
设计者将所设计的系统或电路以开发软件要求的某种 形式表现出来，此过程称为设计输入。设计输入有两种形 式：图形输入和文本输入。
1. 图形输入
原理图输入
状态图输入
图形输入
波形图输入
东北石油大学
EDA原理与应用
(b) 逻辑符号
号
信号输入端，低电平有效。
东北石油大学
EDA原理与应用
工作原理
Q
0
Q
1
RS
Q
01
0
&
&
S1
0R
①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1；
再由S=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都
将变成0状态，这种情况称将触发器置0或复位。R端称为触发
器的置0端或复位端。
东北石油大学
EDA原理与应用
2.1.1 设计输入(原理图／HDL文本编辑)
状态图输入方式：
根据电路的控制条件和不同的转换方式，以图形的方 式表示状态图进行输入。在EDA工具的状态图编辑器 上绘出状态图，填好时钟信号名、状态转换条件、状 态机类型等要素后，就可以自动生成VHDL程序。
波形图输入方式：
器不允许出现这种情况，这就是基本RS触发器的约束条件。
SD RD 1
SDRD 0
东北石油大学
EDA原理与应用
特性表（真值表）
次态：触发器接收输入信号之后所处 的新的稳定状态。
现态：触发器接收输入信号之前的状 态，也就是触发器原来的稳定状态。
R S Qn
00 0 0 01 01 0 01 1 10 0 10 1
东北石油大学
EDA原理与应用
2.1.1 设计输入(原理图／HDL文本编辑)
然而原理图输入法的优点同时也是它的缺点： ①随着设计规模的增大，设计的易读性迅速下降， 对于图中密密麻麻的电路连线，极难搞清电路的 实际功能； ②一旦完成，电路结构的改变将十分困难，因而 几乎没有可再利用的设计模块；
③综合优化的空间很小，不能实现自顶向下设计； ④移植困难、入档困难、交流困难、设计交付困 难，因为不可能存在一个标准化的原理图编辑器。
东北石油大学
EDA原理与应用
2.1.1 设计输入(原理图／HDL文本编辑)
2. HDL文本输入 这种方式与传统的计算机软件语言编辑输入基本一
致，就是将使用了某种硬件描述语言(HDL)的电路设 计文本，如VHDL或Verilog的源程序，进行编辑输入 。
可以说，应用HDL的文本输入方法克服了上述原理图 输入法存在的所有弊端，为EDA技术的应用和发展打 开了一个广阔的天地。
Q,NOT_Q :out std_logic);
END RS;
ARCHITECTURE behav OF RS IS
signal sel1,sel2: std_logic;
BEGIN
process(res,sel1,sel2)
将待设计的电路看成是一个黑盒子，只需要告诉EDA 工具黑盒子电路的输入和输出时序波形图，EDA工具 就能据此完成黑盒子电路的设计。
东北石油大学
EDA原理与应用
基本RS触发器 信号输出端：Q=0、Q=1的状态称0状态
电
Q=1、Q=0的状态称1状态，
ห้องสมุดไป่ตู้
路
Q
Q
Q
Q
组
成
和
&
&
S
R
逻
辑
S
R
S
R
符
(a) 逻辑图
11 0 11 1
Q n1
不用 不用
0 0 1 1
0 1
功能
不允许
Q n1 0
置0
Q n1 1
置1
Q n1 Q n
保持
东北石油大学
EDA原理与应用
见MAx+plus工程RS_SCH
东北石油大学
EDA原理与应用
波形图
反映触发器输入信号取值和状态之间对应关系的图形称为 波形图
R S Q Q
置1 保持 置1 置0 置1 不允许 置1
东北石油大学
EDA原理与应用
2.1 FPGA／CPLD设计流程
应用FPGA/CPLD的EDA开发流程:
图形/HDL文本方式
FPGA/CPLD
器件和电路系统
1、针对SRAM结构的 配置 2、JTAG方式下载
综合
逻辑综合器
功能仿真
FPGA/CPLD
适配
结构综合器
FPGA/CPLD 编程下载
时序与功能 门级仿真
东北石油大学
EDA原理与应用
2.1.1 设计输入(原理图／HDL文本编辑)
LIBRARY IEEE;--RS.vhd
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY RS IS
PORT( S,R,res
:IN std_logic;
EDA原理与
第2章 EDA工具设计流程
东北石油大学
EDA原理与应用
第2章 EDA工具设计流程
一个完整的、典型的EDA设计流程既是自顶向 下设计方法的具体实施途径，也是EDA工具软件 本身的组成结构。
本章首先介绍FPGA/CPLD和 ASIC设计的流程，然后分别介绍与 这些设计流程中各环节密切相关的 EDA工具软件，最后就Max+Plus II的基本情况和IP核作一简述。
2.1.1 设计输入(原理图／HDL文本编辑)
原理图输入方式：
利用EDA工具提供的图形编辑器以原理图的方 式进行输入，原理图由逻辑器件和连接线构成。
原理图输入方式比较容易掌握，直观且方便， 而且编辑器中有许多现成的单元器件可以利用， 自己也可以根据需要设计元件。设计方式接近于 底层电路布局，因此容易控制逻辑资源的耗用， 节省面积。
东北石油大学
EDA原理与应用
Q
1
Q
0
&
&
RS
Q
01
0
10
1
S0
1R
②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1； 再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都 将变成1状态，这种情况称将触发器置1或置位。S端称为触发 器的置1端或置位端。
东北石油大学
EDA原理与应用
Q
10
Q
01
&
&
RS 10 01 11
Q 0 1 不变
S1
1R
③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保 持原有状态不变，即原来的状态被触发器存储起来，这体现了 触发器具有记忆能力。
东北石油大学
EDA原理与应用
？ Q
Q
1
1
&
&
RS 10 01 11
Q 0 1 不变
S0
0R
00
不定
④R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且 由于与非门延迟时间不可能完全相等，在两输入端的0同时撤 除后，将不能确定触发器是处于1状态还是0状态。所以触发
1、功能仿真 2、时序仿真
东北石油大学
EDA原理与应用
2.1.1 设计输入(原理图／HDL文本编辑)
设计者将所设计的系统或电路以开发软件要求的某种 形式表现出来，此过程称为设计输入。设计输入有两种形 式：图形输入和文本输入。
1. 图形输入
原理图输入
状态图输入
图形输入
波形图输入
东北石油大学
EDA原理与应用
(b) 逻辑符号
号
信号输入端，低电平有效。
东北石油大学
EDA原理与应用
工作原理
Q
0
Q
1
RS
Q
01
0
&
&
S1
0R
①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1；
再由S=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都
将变成0状态，这种情况称将触发器置0或复位。R端称为触发
器的置0端或复位端。
东北石油大学
EDA原理与应用
2.1.1 设计输入(原理图／HDL文本编辑)
状态图输入方式：
根据电路的控制条件和不同的转换方式，以图形的方 式表示状态图进行输入。在EDA工具的状态图编辑器 上绘出状态图，填好时钟信号名、状态转换条件、状 态机类型等要素后，就可以自动生成VHDL程序。
波形图输入方式：
器不允许出现这种情况，这就是基本RS触发器的约束条件。
SD RD 1
SDRD 0
东北石油大学
EDA原理与应用
特性表（真值表）
次态：触发器接收输入信号之后所处 的新的稳定状态。
现态：触发器接收输入信号之前的状 态，也就是触发器原来的稳定状态。
R S Qn
00 0 0 01 01 0 01 1 10 0 10 1
东北石油大学
EDA原理与应用
2.1.1 设计输入(原理图／HDL文本编辑)
然而原理图输入法的优点同时也是它的缺点： ①随着设计规模的增大，设计的易读性迅速下降， 对于图中密密麻麻的电路连线，极难搞清电路的 实际功能； ②一旦完成，电路结构的改变将十分困难，因而 几乎没有可再利用的设计模块；
③综合优化的空间很小，不能实现自顶向下设计； ④移植困难、入档困难、交流困难、设计交付困 难，因为不可能存在一个标准化的原理图编辑器。
东北石油大学
EDA原理与应用
2.1.1 设计输入(原理图／HDL文本编辑)
2. HDL文本输入 这种方式与传统的计算机软件语言编辑输入基本一
致，就是将使用了某种硬件描述语言(HDL)的电路设 计文本，如VHDL或Verilog的源程序，进行编辑输入 。
可以说，应用HDL的文本输入方法克服了上述原理图 输入法存在的所有弊端，为EDA技术的应用和发展打 开了一个广阔的天地。
Q,NOT_Q :out std_logic);
END RS;
ARCHITECTURE behav OF RS IS
signal sel1,sel2: std_logic;
BEGIN
process(res,sel1,sel2)
将待设计的电路看成是一个黑盒子，只需要告诉EDA 工具黑盒子电路的输入和输出时序波形图，EDA工具 就能据此完成黑盒子电路的设计。
东北石油大学
EDA原理与应用
基本RS触发器 信号输出端：Q=0、Q=1的状态称0状态
电
Q=1、Q=0的状态称1状态，
ห้องสมุดไป่ตู้
路
Q
Q
Q
Q
组
成
和
&
&
S
R
逻
辑
S
R
S
R
符
(a) 逻辑图
11 0 11 1
Q n1
不用 不用
0 0 1 1
0 1
功能
不允许
Q n1 0
置0
Q n1 1
置1
Q n1 Q n
保持
东北石油大学
EDA原理与应用
见MAx+plus工程RS_SCH
东北石油大学
EDA原理与应用
波形图
反映触发器输入信号取值和状态之间对应关系的图形称为 波形图
R S Q Q
置1 保持 置1 置0 置1 不允许 置1
东北石油大学
EDA原理与应用
2.1 FPGA／CPLD设计流程
应用FPGA/CPLD的EDA开发流程:
图形/HDL文本方式
FPGA/CPLD
器件和电路系统
1、针对SRAM结构的 配置 2、JTAG方式下载
综合
逻辑综合器
功能仿真
FPGA/CPLD
适配
结构综合器
FPGA/CPLD 编程下载
时序与功能 门级仿真
东北石油大学
EDA原理与应用
2.1.1 设计输入(原理图／HDL文本编辑)
LIBRARY IEEE;--RS.vhd
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY RS IS
PORT( S,R,res
:IN std_logic;