集成电路-天线效应

天线效应
需要考虑的问题：
❑怎样产生？
❑如何消除！
天线效应大家应该都不陌生，在0.25um之后的版图中，就如同DRC、LVS 一样的重要。

版图设计配合上游电路设计与下游芯片制造，起着承上启下的作用。

为了实现设计的功能、性能的稳定及满意的良率等等，需要考虑诸多因素，天线效应只是其中之一。

不过就版图设计而言，切入点大多集中在两个方面：电荷相关；图形或尺寸相关。

天线效应属于前者，天线效应是在制造过程中，因为过多电荷的积聚导致的栅氧化层的损坏或退化。

这里需要考虑的有两个问题：
❑电荷是从哪里来的？
❑放电路径在哪里？
因为天线效应发生在制造过程中，显然电荷的产生是制造过程中产生的，产生电荷的可能性有：摩擦、感应、植入或者激发。

实际的原因是反应离子刻蚀所引起的，比如在poly、contact、metal、via的制造过程时。

在芯片生产过程中，暴露的金属线(金属线刻蚀的时候会有离子残留，由连在铝线上的多晶硅收集)或者多晶硅（多晶硅刻蚀的时候也会有离子残留）(polysilicon)等导体，就像是一根根天线，会收集电荷（如等离子刻蚀产生的带电粒子）导致电位升高。

天线越长，收集的电荷也就越多，电压就越高。

若这片导体碰巧只接了MOS 的栅，那么高电压就可能把薄栅氧化层击穿，使电路失效，这种现象我们称之为“天线效应”。

随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性就越大。

在深亚微米集成电路加工工艺中，经常使用了一种基于等离子技术的离子刻蚀工艺（plasma etching）。

此种技术适应随着尺寸不断缩小，掩模刻蚀分辨率不断提高的要求。

但在蚀刻过程中，会产生游离电荷，当刻蚀导体（金属或多晶硅）的时候，裸露的导体表面就会收集游离电荷。

所积累的电荷多少与其暴露在等离子束下的导体面积成正比（一般铝线的面积较大）。

如果积累了电荷的导体直接连接到器件的栅极上，就会在多晶硅栅下的薄氧化层形成F-N隧穿电流泄放电荷，当积累的电荷超过一定数量时，这种F-N 电流会损伤栅氧化层，从而使器件甚至整个芯片的可靠性和寿命严重的降低。

在F-N 泄放电流作用下，面积比较大的栅得到的损伤较小。

因此，天线效应（Process Antenna Effect，PAE），又称之为“等离子导致栅氧损伤（plasma induced gate oxide damage，PID）”。

1）跳线法。

又分为“向上跳线”和“向下跳线”两种方式，跳线即断开存在天线效应的金属层，通过通孔连接到其它层（向上跳线法接到天线层的上一层，向下跳线法接到下一层），最后再回到当前层。

这种方法通过改变金属布线的层次来解决天线效应，但是同时增加了通孔，由于通孔的电阻很大，会直接影响芯片的时序和串扰问题，所以使用此方法时要严格控制布线层次变化和通孔的数量。

在版图设计中，向上跳线法用的较多，此法的原理是：如果metal接到diffusion时，极少会产生静电破坏，因为diffusion可以卸掉静电，所以top
metal一般不用考虑天线效应的问题（基本上每条top metal都会接到diffusion 上，在淀积铝的过程中，所有下层铝上的电荷都被顶层铝通由diffuison泄露到衬底！）。

对于下层metal则不然，没有接到diffusion的下层metal当其接至gate时，如面积过大，就极易产生天线效应。

考虑当前金属层对栅极的天线效应时，上一层金属还不存在，通过跳线，减小存在天线效应的导体面积来消除天线效应。

现代的多层金属布线工艺，在低层金属里出现PAE 效应（芯片在加工过程中，静电对栅氧化层的破坏性击穿效应），一般都可采用向上跳线的方法消除。

但当最高层出现天线效应时，采用什么方法呢？这就是下面要介绍的另一种消除天线效应的方法了。

2）添加天线器件因为在电荷损坏栅氧前，金属接点可以与任意泄露电荷的扩散区相连，所以金属层相对来说更难评估。

对于栅氧化层厚度超过400埃的工艺，MOS晶体管的源漏结通常会在栅氧损坏之前发生雪崩击穿。

在这种情况下，计算天线比的时候，一般可以忽略连接源漏的任何节点。

如果发现金属接点的天线比过大，则可以再上层金属上放置跳线。

如果电路中不包含与节点相连的晶体管，则可连接一个称为泄漏器（leaker）的结构作为代替。

即给“天线”加上反偏二极管。

通过给直接连接到栅的存在天线效应的金属层接上反偏二极管，形成一个电荷泄放回路，累积电荷就对栅氧构不成威胁，从而消除了天线效应。

当金属层位置有足够空间时，可直接加上二极管，若遇到布线阻碍或金属层位于禁止区域时，就需要通过通孔将金属线延伸到附近有足够空间的地方，插入二极管。

3）给所有器件的输入端口都加上保护二极管。

此法能保证完全消除天线效应，但是会在没有天线效应的金属布线上浪费很多不必要的资源，且使芯片的面积增
大数倍，这是VLSI 设计不允许出现的。

所以这种方法是不合理，也是不可取的。

4）对于上述方法都不能消除的长走线上的PAE，可通过插入缓冲器，切断长线来消除天线效应。

在实际设计中，需要考虑到性能和面积及其它因素的折衷要求，常常将法1、法2 和法4 结合使用来消除天线效应。

fab antenna rule Xfab
antenna ratio ——
()()
area B+D 100area A C E ≤++ Note: MET1 structures collect electric charge during ion-etching which can be a hazard for associated GATE and cpoly oxide. Only MET1 without DIFFCONs or without (POLY2 & EMITT) or without (POLY2 & EMITT2) must be considered. MET1 connected to GATE or cpoly via MET2 and shorted cpoly does not contribute.
TSMC
❑直接连接到有源区Poly上的Poly的面积与栅氧的面积比要小于200。

❑直接连接到有源区Poly上的MTEAL的面积与栅氧的面积比要小于400。

A VNTO
Antenna rules are intended to reduce the possibility of gate oxide damage during chip fabrication.Antennae are formed during chip fabrication when an interconnect (metal or field poly) is connected to a poly gate that does not (yet) have electrical connection to diffusion. For example, a metal2 antenna would be formed if a metal2 line connects to a poly transistor gate, and no connection to diffusion is available through metal1 or metal2. The antenna ratio is calculated for each gate by dividing the area of the interconnect layer (for each individual layer) by the total poly gate area (unless there is a connection to an N+ diode through the interconnect layer or a lower interconnect layer). The following maximum antenna ratios should be observed:
Metal:Gate poly (if no N+ diode connection through metal)——80:1
Poly Field Area / Gate Area < 80 Metal-1 Area / Gate Area < 80 Metal-2 Area / Gate Area < 80
Metal-3 Area / Gate Area < 80。