2022年海南大学计算机网络技术专业《计算机组成原理》科目期末试卷B(有答案)

2022年海南大学计算机网络技术专业《计算机组成原理》科目期末试
卷B（有答案）
一、选择题
1、某一计算机采用主存Cache存储层次结构，主存容量有8个块，Cache容量有4个块，采取直接映射方式。

若主存块地址流为0，1，2，5，4，6，4，7，1，2，4，1，3，7，2，一开始Cache为空，此期间Cache的命中率为（）。

A.13.3%
B.20%
C.26.7%
D.33.3%
2、假定编译器将赋值语句“x=x+3；”转换为指令“add xaddr，3”，其中xaddr是x 对应的存储单元地址。

若执行该指令的计算机采用页式虚拟存储管理方式，并配有相应的TLB，且Cache使用直写（Write Trough）方式，则完成该指令功能需要访问主存的次
数至少是（）。

A.0
B.1
C.2
D.34
3、下列为8位移码机器数[x]移，当求[-x]移时，（）将会发生溢出。

A.11111111
B.00000000
C.10000000
D.011l1l11
4、假设编译器规定int 和shot类型长度分别为32位和16位，若有下列C语言语句：unsigned short x=65530；
unsigned int y=x；得到y的机器数为（）。

A.00007FFAH
B.0000 FFFAH
C.FFFF 7FFAH
D.FFFF FFFAH
5、一个C语言程序在一台32位机器上运行，程序中定义了3个变量x、y、z，其中x
和z是int型，y为short型。

当x=127，y=-9时，执行赋值语句z=xty后，x、y、z的值分别是（）。

A.x=0000007FH，y=FFF9H，z=00000076H
B.x=0000007FH，y=FFF9H，z=FFFFO076H
C.X=0000007FH，y-FFF7H，z=FFFF0076H
D.X=0000007FH，y=FFF7H，z=00000076H
6、内部总线（又称片内总线）是指（）。

A.CPU内部连接各寄存器及运算部件之间的总线
B.CPU和计算机系统的其他高速功能部件之间互相连接的总线
C.多个计算机系统之间互相连接的总线
D.计算机系统和其他系统之间互相连接的总线
7、为协调计算机系统各部件的工作，需要一种器件来提供统一的时钟标准，这个器件，是（）。

A.总线缓冲器
B.总线控制器
C.时钟发生器
D.以上器件都具备这种功能
8、完整的计算机系统应该包括（）。

A.运算器、存储器、控制器
B.外部设备和主机
C.主机和应用程序
D.主机、外部设备、配套的软件系统
9、程序P在机器M上的执行时间是20s，编译优化后，P执行的指令数减少到原来的70%，而CPl增加到原来的1.2倍，则P在M上的执行时间是（）。

A.8.4s
B.11.7s
C.14s
D.16.8s
10、在DMA方式中，周期窃取是窃取总线占用权一个或者多个（）。

A.存取周期
B.指令周期
C.CPU周期
D.总线周期
11、某计算机系统中，假定硬盘以中断方式与处理器进行数据输入/输出，以16位为传输单位，传输率为50KB/s，每次传输的开销（包括中断）为100个CPU时钟，处理器的主频为50MHz，请问硬盘数据传送时占处理器时间的比例是（）。

A.10%
B.56.8%
C.5%
D.50%
12、指令寄存器中寄存的是（）
A.下一条要执行的指令
B.已执行完了的指令
C.正在执行的指令
D.要转移的指令
13、下列说法中正确的是（）。

A.微程序控制方式与硬布线控制方式相比较，前者可以使指令的执行速度更快
B.若采用微程序控制方式，则可用μPC取代PC
C.控制存储器可以用掩膜ROM，EPROM或闪速存储器实现，
D.指令周期也称为CPU周期
14、假设变址寄存器R的内容为1000H，指令中的形式地址为2000H：地址1000H中的内容为2000H，地址2000H中的内容为3000H，地址3000H中的内容为4000H，则变址寻址方式下访问到的操作数是（）。

A.1000H
B.2000H
C.3000H
D.4000H
15、零地址双操作数指令不需要指出操作数地址，这是因为（）。

A.操作数已在数据缓冲寄存器中
B.操作数隐含在累加器中
C.操作数地址隐含在堆栈指针中
D.利用上一条指令的运算结果进行操作
二、填空题
16、一个定点数由_______和_______两部分组成。

17、对存储器的要求是________、________、________为了解决这三个方面的矛盾。

计算机采用多级存储器体系结构。

18、总线同步定时协议中，事件出现在总线的时刻由________信号确定，总线周期的长度是________的。

19、广泛使用的_______和_______都是半导体随机读写存储器，它们共同的缺点是_______
20、多媒体CPU是带有________技术的处理器。

它是一种________技术，特别适合于图像数据处理。

21、PCI总线采用_______仲裁方式，每一个PCI设备都有独立的总线请求和总线授权两条信号线与_______相连。

22、寻址方式按操作数的物理位置不同，多使用_______型和_______型，前者比后者执行速度快。

23、计算机软件一般分为两大类：一类叫______，另一类叫______操作系统属于______类
24、一位十进制数，用BCD码表示需______位二进制码，用ASCII码表示需______位二进制码。

25、中断处理过程可以嵌套进行，_________的设备可以中断_________的中断服务程序。

三、名词解释题
26、相对转移：
27、串行传输：
28、总线：
29、气泡式喷墨打印机：
四、简答题
30、DMA方式有什么特点？什么样的I/0设备与主机交换信息时采用DMA方式，举例说明。

31、总线上有哪些信息传输方式？各有哪些特点？
32、说明计数器定时查询工作原理。

33、什么是闪速存储器？它有哪些特点？
五、计算题
34、设某机主存容量为16MB，Cache的容量为8KB，且按字节编址。

每字块8个字，每字32位。

设计一个4路组相联映射的Cache组织。

1）画出主存地址字段中各段的位数。

2）设Cache初态为空，CPU依次从主存0，1，2，…，99号单元中读出100个字（主存一次读出一个字），并重复此次序10次，问命中率是多少？
3）若Cache速度是主存速度的5倍，试问有Cache和无Cache相比，速度提高多少倍？
4）系统的效率是多少？
35、一个直接映射的Cache有128个字块，主机内存包含16K个字块，每个块有16个字，访问Cache的时间是10ms，填充一个Cache字块的时间是200ms，Cache
的初始状态为空。

1）如果按字寻址，请定义主存地址字段格式，给出各字段的位宽；
2）CPU从主存中依次读取位置16~210的字，循环读取10次，则访问Cache 的命中率是多少？
3）10次循环中，CPU平均每次循环读取的时间是多少？
36、某Cache采用全相联映射，且此Cache有16块，每块8个字，主存容量为216
个字（按字寻址），Cache开始为空。

Cache存取时间为40ns；主存与Cache间传送8个字需要lus。

1）计算Cache地址中标记位数和块内地址位数。

2）程序首先访问主存单元20，21，22，…，45，然后重复访问主存单元28，29，30，…，45四次（假设没有命中Cache，将主存对应块一次全部读入Cache 中，且第一块从0开始计数），试计算Cache的命中率。

3）计算上述程序总的存取时间。

六、综合题
37、用16K×16位的SRAM芯片构成64K×32位的存储器。

要求画出该存储器的组成逻辑框图。

38、现有4级流水线，分别完成取指、指令译码并取数、运算、回写4步操作，假设完成各部操作的时间依次为100ns，100ns，80ns，50ns。

试问：
1）流水线的操作周期应设计为多少？
2）试给出相邻两条指令发生数据相关的例子（假设在硬件上不采取措施），试分析第2条指令要推迟多少时间进行才不会出错？
3）如果在硬件设计上加以改进，至少需要推迟多少时间？
39、设某机器共能完成120种操作，CPU共有8个通用寄存器，且寄存器都为12位。

主存容量为16K字（机器采用按字寻址），采用寄存器-存储器型指令。

1）欲使指令可直接访问主存的任意地址，指令字长应取多少位？
2）若在上述设计的指令字中设置一寻址特征位X，且X=0表示某个寄存器作为基
址寄存器，试画出指令格式。

试问采用基址寻址可否访问主存的任意单元？为什么？如不能，提出一种方案，使得指令可访问主存的任意位置。

3）若存储字长等于指令字长，且主存容量扩大到64K字，在不改变硬件结构的前
提下，可采用什么方法使得指令可访问存储器的任意位置。

参考答案
一、选择题
1、C
2、B
3、B
4、B
5、D
6、A
7、C
8、D
9、D
10、A
11、C
12、C，
13、C
14、D
15、C
二、填空题
16、符号位数值域
17、容量大速度快成本低
18、总线时钟固定
19、SRAM DRAM 断电后不能保存信息
20、MMX 多媒体扩展结构
21、集中式中央仲裁器
22、RR RS
23、系统程序应用程序系统程序
24、4 7
25、优先级高优先级低
三、名词解释题
26、相对转移：
一种形成转移目标地址的方式，转移指令的目标指令地址是由PC寄存器的值加上一个偏移量形成的。

27、串行传输：
是指数据的传输在一条线路上按位进行。

（只需一条数据传输线，线路的成本低，适合于长距离的数据传输）
28、总线：
计算机中连接功能单元的公共线路，是一束信号线的集合，包括数据总线、地址总线和控制总线。

29、气泡式喷墨打印机：
一种非击打式打印设备，喷头通过电加热，使墨水在蒸气的作用下从喷头射到纸上。

四、简答题
30、答：由于主存和DMA接口之间有一条数据通路，因此主存和设备交换信息时，不通过CPU，也不需用CPU暂停现行程序为设备服务，省去了保护现场和恢复现场，因此工作效率比程序中断方式的效率高。

适合于高速I/0或辅存与主存之间的信息交换。

因为高速1/0设备若每次申请与主机交换信息时，都要等待CPU作出中断响应后再进行，很可能因此使数据丢失。

31、答：串行，并行，复合，消息；复合：在同一条总线，传送不同的信号；可以提高总线的利用率，但会影响性能；消息：把各种信息组合成一个有一定格式的数据包在总线中进行传输，可以一次发送跟多的信息，进一步减少线路的数量，提高总线的利用率。

32、答：计数器定时查询方式工作原理：总线上的任一设备要求使用总线时，通过BR线发出总线请求。

总线控制器接到请求信号以后，在BS线为“0”的情况下让计数器开始计数，计数值通过一组地址线发向各设备。

每个设备接口都有一个设备地址判别电路，当地址线上的计数值与请求总线的设备相一致时，该设备置“1”BS线，获得总线使用权，此时中止计数查询。

33、答：闪速存储器是高密度、非易失性的读/写半导体存储器。

从原理上看，它属于ROM型存储器，但是它又可随机改写信息；从功能上看，它又相当于RAM，所以传统ROM与RAM的定义和划分已失去意义。

因而它是一种全新的存储器技术。

闪速存储器的特点：（1）固有的非易失性，（2）廉价的高密度，（3）可直接执行，（4）固态性能.
五、计算题
34、解析：
1）主存地址字段如图所示。

2）由于Cache初态为空，因此CPU读0号单元时不命中，必须访存，同时将该字所在的主存块调入Cache（调入内存一定是一整块调入，而一块包括8个单元），接着CPU读1~7号单元均命中。

同理，CPU读8，16，…，96号单元均不命中。

可见，CPU在连续读100个字中共有13次未命中，而后9次循环读100个字全部命中，命中率为
100×10−13
×100%=98.7%
100×10
3）设主存存储周期为5t，Cache的存储周期为t，没有Cache的访问时间是5t×l000，有Cache存储周期为t×（1000-13）+5t×13，则有Cache和无Cache 相比，速度提高的倍数为
5t×1000
−1=3.75
t(1000−13)+5t×13
4）系统的效率为
t
×100%=95%
0.987t+(1−0.987)×5t
35、解析：
1）按字寻址，每个块有16个字，故字块内地址为4位。

Cache有128个字块，故Cache字块地址为8位。

主存包含16K个字块，故主存地址总共14位。

则主存字块标记位数为14-8-4=2位。

2）Cache中每个块16个字，故16~210位置的字，按照直接映射可分别放入Cache的第1~13块。

由于Cache的初始状态为空，循环读取10次时，第一次循环第16、32、48、64、…、208位置的字均末命中，共13次，其他位置均命中，后面9次循环每个字都命中。

故Cache的命中率为1-13/（195×10）=99.3%。

3）第一次循环需要填充Cache13次，访问Cache 195-13=182次，总时间为
200ns×13+10ns×182=4420ms。

其余9次循环只需访问Cache195次，总时间为195×10ns×9=17550ns。

故平均访问时间为（17550ns+4420ns）/10=2197ns。

36、解析：
1）Cache地址中块内地址位数为3位（23=8）。

由于采用的是全相联映射，因此除去块内地址剩下的就是标记位数。

主存的标记位数为16-3=13，故Cache
的标记位数为13位。

2）首先，每块包含8个字（也就是8个主存单元），先访问20号单元，如果Cache不命中（因为Cache开始时为空），那么Cache就调入包含此单元的块，此块包含20、21、22、23单元，当接下来访问21~23单元时都命中。

其次，访问24号单元时又不命中，以此类推。

当访问20、24、32、40号单元时，不命中。

也就
是说，一共访问次数为26+18×4=98次，其中有4次不命中，Cache的命中率为
98−4
×100%=96%
98
3）已知Cache命中率、访问Cache的时间、主存与Cache交换块的时间，总的存取时间就很容易计算了，如下：
40ns×98+4×lμs=7920ns
有些考生认为答案应该是40ns×94+4×lμs =7760ms，因为有4次没有命中Cache，故没有存取操作，仅仅是对比了标记位而已，所以只需乘以94。

解释一下，如果Cache没有命中，则CPU将会去主存取数据，并且将数据从主存送往Cache，所以最终CPU还是得对Cache进行98次的存取。

六、综合题
37、解析：所需芯片总数（64K×32）/（16K×16）=8片，因此存储器可分为4个模块（图中用椭圆标示出来了），每个模块16K×32位，各模块通过A15、
A14进行2-4译码
38、解析：
1）流水线操作的时钟周期T应按4步操作中所需时问最长的一个步骤来考虑，所以T=100ns.
2）两条指令发生数据相关冲突的例子如下：
ADD R1，R2，R3（R2）+（R3）→R1
（将寄存器R2和R3的内容相加存储到寄存器RI）
SUB R4，R1，R5（R1）-（R5）→R4
（将寄存器R1的内容减去寄存器R5的内容，并将相减的结果存储到寄存器R4）
分析如下：首先这两条指令发生写后读（RAW）相关。

两条指令在流水线中的执行情况见表。

ADD指令在时钟4时将结果写入寄存器堆（R1），但SUB指令在时钟3时读寄存器堆
（R1）。

本来ADD指令应先写入R1，SUB指令后读R1，结果变成SUB指令先读R1.ADD指令后写R1，因而发生数据冲突。

如果硬件上不采取措施，则第2条指令SUB至少应该推迟两个时钟周期（2×100ns），即SUB指令中的指令译码并取数周期应该在ADD指令的写回周期之后才能保证不会出错，见表。

3）如果硬件上加以改进，则只延迟一个时钟周期即可（100ns）。

因为在ADD指令中，运算周期就已经将结果得到了，可以通过数据旁路技术在运算结果得到的时候将结果快速地送入寄存器RI，而不需要等到写回周期完成，见表。

39、解析：
1）首先，操作码可以确定为7位；8个通用寄存器需要3位来表示；访问16K字的主存也需要14位，故指令字长需要7+3+14=24位，指令格式如下：
2）由于增加了一位寻址特征位，且基址寄存器使用了通用寄存器，因此除了加一位寻址方式X，还得空一个字段（基址寄存器编号R1）来表示使用哪一个通用寄存器作为基址寄存器，故指令格式为
另外，由于覆盖主存的16K字需要14位的地址，而寄存器只有12位，因此采用基址寻址不可以访问主存的任意单元，但可以将通用寄存器的内容向左移动两位，低位补0，这样就可以形成14位的基地址，然后与形式地址相加，得到的有效地址就可以访问16K字存储器的任意单元。

3）首先，由于不能改变硬件结构，因此把寄存器的位数加长是不可行的。

其次，因为指令字长为24位，而存储字长等于指令字长，所以恰好使用一次间接寻址就能达到16M字的寻址范围，完全可以满足题目所要求的寻址范围，而且还超额完成任务。