95年修平电机系二技-半导体元件作业-PartII.

95年修平電機系二技-半導體元件作業-PartII
一、 能帶結構與半導體接面分類
1. 簡述你所知道的半導體接面型式與對應的相關半導體元件
2. 分別畫出金屬、半導體、絕緣體(氧化物)的能帶結構
3. 兩異類金屬相接觸，形成的接觸電位，大小為何?
4. 從半導體Si 能帶結構，說明p 型與n 型半導體的載子濃度(p n ，p p ，n n ，n p ) 與E F 、E c 、E v 、E i 的關係
二、 P-N 接面二極體(P5-2~P5-7)
1. 簡述何謂PN 接面、內建電位、空乏區
2. 畫出平衡態P-N 接面的結構、能帶結構圖、空間電荷分佈、電場變化、電位分佈
3. 已知P-N 接面的N a 與N d ，求內建電位V bi 、空乏區寬度w=x p +x n ？
4. 畫出P-N 二極體的電流-電壓特性曲線(I-V)，並說明工作原理？
5. 習題5-1，5-2，5-5
三、 簡述你所知道電晶體的種類(P9-25) 四、 雙載子接面電晶體(BJT)
1. 簡述雙載子接面電晶體(BJT)元件的結構、功能特性與應用(P7-2~P7-4)?
2. 簡述雙載子接面電晶體(BJT)元件的操作模式(P7-5~P7-6)?
五、 場效電晶體(FET)
1. 比較雙載子電晶體(BJT)與場效電晶體(FET)的區別與優缺點比較(P8-2)
2. 簡述接面場效電晶體(JFET)元件的結構、功能特性與應用(P8-3~P8-4)
3. 比較接面場效電晶體(JFET)與金屬半導體接面場效電晶體(MESFET)(P8-28)
4. 簡述金氧半場效電晶體(MOSFET)元件的結構、功能特性與應用(P9-2; P9-24
5. 簡述金氧半場效電晶體(MOSFET)元件基本操作特性，四種組態與特性曲線(P9-25~ P9-29) 六、 半導體製程
1. 簡述你所知的半導體製程流程與相關技術?
2. 解釋下列有關半導體製程的名詞(並寫出英文名稱):
(1) 晶圓 (2)微影, (3)蝕刻, (4)擴散, (5)離子佈植, (6)氧化 (7)封裝 (8)金屬化(9)膜沉積?
3. 解釋下列有關半導體製程的簡稱名詞(並寫出中英文名稱):
(1) MGS (2)EGS, (3)CVD (4) MASK (5) PR (6) WAFER (7) Chip (8) Dopant
七、 習題解答
Problem 5-1 From equation
(a) The built in potential of
p n -junction is given
eV 715.010
11010ln 0259.0V 20
17
15bi =⨯⨯⋅=
(b) We determine
0p x and 0n x
m
970.0x x W m 961.0N N x x m
0961.0)1001.1(10106.110715.010854.88.112x 0n 0p d
d
p 0n 17171915
140p μμμ=+====⨯⨯⨯⨯⨯⨯⨯⨯=
--
(c) The maximum value of the electric field is found
cm /V 10
48.110854.88.11101.9610106.1x N q 4
14
61519no d m ⨯-=⨯⨯⨯⨯⨯⨯--=∈⋅-=---ξ
(d)
Coulomb 1053.110101.9610106.1A x qN )e arg ch space (Q 13561519no d s ----⨯=⨯⨯⨯⨯⨯=⋅⋅= Problem 5-2
K 300T at cm 10n ,cm 10N ,cm 10N 110i 15a 316d ====--
(a) For T k /)E E (i d B i Fn e n N region
type n -=- => eV 21.0E E so ,eV 35.0E E Fn c i Fn =-=-
For p-type
T
k /)E E (i a B Fp i e
n N -=eV 262.0E E ,eV 298.0E E V Fp Fp i ===-
(b) Built-in potential V 656.0)
10(1010ln 0259.0n N N ln q
T k V 2101516i d a B bi =⎪
⎪⎭
⎫ ⎝⎛⨯⋅=⎪⎪⎭
⎫
⎝⎛=
(c) Depletion width m
968.0V N N N N q 2W bi d a d a s μ=⎪⎪⎭
⎫ ⎝⎛+⎪⎪⎭⎫ ⎝⎛∈= (d) For n-type, d
a a n N N W
N m 088.0x +=
=μ
For p-type,
d
a d p N N W
N m 88.0x +=
=μ
Problem 5-5 Assume abrupt junction p -n diodes having 317a cm 10N -=and 314d cm 10N -=. Calculate the built- in
potential at K 300T =for:
(a) A silicon diode V 656.0)10(1010ln 0259.0n N N ln q T k V 21014
17i d a B bi =⎥⎦
⎤⎢⎣⎡⨯⋅=⎥⎦⎤⎢⎣⎡⋅=
(b) A germanium diode V 25.01025.61010ln 0259.0n N N ln q
T k V 26
14172i d a B bi =⎥⎦
⎤⎢⎣⎡⨯⨯=⎥⎥⎦⎤⎢⎢⎣⎡=
Problem 6-1 A Schottky barrier is formed between a metal having eV 3.4m
=φand p-type =χ(Si )eV 4The acceptor doping in
the
Si is 317a cm 10N -=.
(a) Draw the equilibrium band diagram, showing a numerical value of bi qV
eV
417.010110ln 0259.0n N ln T k n
p ln T k E E 1017
i a
B i po
B F i =⨯⋅=⎪⎪⎭
⎫ ⎝⎛⋅=⎪
⎪⎭⎫ ⎝⎛⋅=-
eV 977.4417.056.04E E 2
E FP i g s =++=-++
=χφ
C
i FP
V
4contact
Before E F
E
.
S type -p Metal
contact
After
(b) Draw the band band diagram with 0.3 V forward bias Repeat for 2 V reverse bics.
F
E
Metal
C
E V
E
Problem 6-2 Under the given parameters for a piece of Ge, find its conductivity, work function difference. Explain whether it is a
Schottky barrier or Ohmic contact.
3
21313
d
2
i d a 105n
)105.2(105.2n N n
n N p N n ⨯+⨯=⨯++=+=+ Soloe for n
()eV 0124.0105.21004.4ln 0259.0n n
ln T k E E )cm (0297.0]501054.11001004.4[0259
.0106.1D p D n q
T k q
)p n (q cm 1054.1p and cm 1004.4n 1313i B i F F 1
131319p n B p n 3
13313=⎪⎪⎭
⎫ ⎝⎛⨯⨯⋅=⋅=-=-Ω=⨯⨯+⨯⨯⨯=+=+=⨯=⨯=----φμμσ
For a n-type semiconductor, the Fermi level is above the intrinsic Si . Fermi level by the Fermi potential F φ
eV 338.4012.0267.00.45.42E F g
m ms =⎪⎭⎫
⎝⎛-+-=⎪⎪⎭
⎫ ⎝
⎛-+
-=φχφφ Electron move from Ge to the metal, therefore, we lose majority carriers in the semiconductor, making this a schottky barricr.
1.半導體製程步驟
• Si 材料準備(Silicon Preparation):Si 材料等級(Silicon Impurities(矽的雜質))
• MGS( Metallurgical Grade Silicon)冶金級矽/EGS( Electronic Grade Silicon)電子級矽 • Polysilicon (多晶矽)Pure Crystalline Silicon(純經晶體化矽) • CZ 法單晶成長-Single Crystal Ingot • 晶圓製作(Wafers)
• 電路設計與光罩(Design/ Masks) • 晶片製程(Chip Fabrication) • 封裝測試(Chip Packaging/Testing ‘ 2.晶片製程相關名詞
• Diffusion 擴散:半導體擴散製程的主要目的在於控制半導體中特定區域內雜質的類型、深度和p-n 接面。

• Ion Implantation (離子佈植):傳統的高溫擴散技術會發生橫向擴散和晶圓熱形變等缺點，嚴重影響了元件
功能。

離子佈植技術解決上述擴散製程的困難，而且還能進行一些傳統技術難以製作的元件結構 • CVD (Chemical Vapor Deposition):利用熱能、電漿放電或紫外光照射等形式能源，使氣態物質在固體表面
上發生化學反應，在該表面上沈積，形成穩定固態膜的過程。

化學氣相沈積(CVD)技術是半導體積體電路製程中運用極廣泛的薄膜成長方法，諸如介電質、半導體、導體等薄膜材料，幾乎都能用CVD 技術完成。

• 微影的目的是將積體電路結構圖形製作在光罩（mask ）上，然後將光罩上的圖形轉印在塗佈有機光阻（photo
resist ）薄膜的晶圓上，經過穿過光罩光線的照射及顯影處理，光阻層便可呈現出與光罩上相同圖形結構，並可將圖形尺寸適當地縮小，以便在晶圓上製造出許多相同電路結構的積體電路產品。

我們常以一個製程所需要經過的微影次數，或是所需要的光罩Mask 數量，來表示這個製程的難易程度。

另外我們也常以一個工廠的微影製程所能處理最小線寬的能力，來評斷工廠的技術層次。

如我們常說的0.25、0.18或0.13微米等製程，指的就是微影技術所能達到的最小線寬的製程。

• Photo-lithography:蝕刻製程乃是將經過微影製程在表面定義出IC 電路圖案的晶圓， 以化學腐蝕反應的方
式，或物理撞擊的方式，或上述兩種方式的合成效果，去除部份材質，留下IC電路結構。

蝕刻技術主要分成兩大類：濕式蝕刻法與乾式蝕刻法。

•Oxidation:氧化:二氧化矽絕緣層在矽積體電路中有多種用途。

依功能可區分為電性隔離、離子植入或熱擴散遮屏及表面保護層。

氧化層薄膜成長的方式有熱成長及低壓化學氣相沈積兩種主要方法。

左圖即是利用區域性熱氧化法於活性區域形成二氧化矽絕緣層。

•無塵室(Clear room):由於半導體工業所製作的積體電路元件尺寸愈來愈小，在一塊小小的晶片上，整合了許許多多的元件，因此在製作的過程中就必須防止外界雜質污染源，因為這些污染源可以造成元件性能的劣化及電路產品良率和可靠度的降低。

一般污染源包括了塵埃、金屬離子、有機物等。

所以製作積體電路必須在潔淨的環境下進行，盡量將污染源和晶圓隔離，一般提供潔淨空氣、控制塵粒數的空間我們即稱之為潔淨室。