2021年河南工业大学软件工程专业《计算机组成原理》科目期末试卷B(有答案)

2021年河南工业大学软件工程专业《计算机组成原理》科目期末试卷
B（有答案）
一、选择题
1、一个存储器的容量假定为M×N，若要使用I×k的芯片（I<M，k<N），需要在字和位方向上同时扩展，此时共需要（）个存储芯片。

A.M×N
B.（M/I）×（N/k）
C.
M/I
×
M/I
D.
M/I
×
N/k
2、下列关于Cache和虚拟存储器的说法中，错误的有（）。

I.当Cache失效（即不命中）时，处理器将会切换进程，以更新Cache中的内容
II.当虚拟存储器失效（如缺页）时，处理器将会切换进程，以更新主存中的内容III.Cache 和虚拟存储器由硬件和OS共同实现，对应用程序员均是透明的
IV.虚拟存储器的容量等于主存和辅存的容量之和
A.I、IⅣ
B.Ⅲ、V
C. I、Ⅱ、Ⅲ
D. I、Ⅲ、Ⅳ
3、假设在网络中传送采用偶校验码，当收到的数据位为10101010时，则可以得出结论（）
A.传送过程中未出错
B.出现偶数位错
C.出现奇数位错
D.未出错或出现偶数位错
4、ALU属于（）。

A.时序电路
B.控制器
C.组合逻辑电路
D.寄存器
5、若浮点数用补码表示，则判断运算结果为规格化数的方法是（）。

A.阶符与数符相同，则为规格化数
B.小数点后第一位为1，则为规格化数
C.数符与小数点后第1位数字相异，则为规格化数
D.数符与小数点后第1位数字相同，则为规格化数
6、某同步总线的时钟频率为100MHz，宽度为32位，地址/数据线复用，每传输一个地址或数据占用一个时钟周期。

若该总线支持突发（猝发）传输方式，则一次“主存写”总线事务传输128位数据所需要的时间至少是（）。

A.20ns
B.40ns
C.50ns
D.80ns
7、在异步通信方式中，一个总线传输周期的过程是（）。

A.先传送数据，再传送地址
B.先传送地址，再传送数据
C.只传输数据
D.无法确定
8、CPU中不包括（）。

A.操作码译码器
B.指令寄存器
C.地址译码器
D通用寄存器
9、完整的计算机系统应该包括（）。

A.运算器、存储器、控制器
B.外部设备和主机
C.主机和应用程序
D.主机、外部设备、配套的软件系统
10、采用同步控制的目的是（）。

A.提高执行速度
B.简化控制时序
C.满足不同操作对时间安排的需要
D.满足不同设备对时间安排的需要
11、下列不属于微指令结构设计所追求的目标是（）。

A.提高微程序的执行速度
B.提高微程序设计的灵活性
C.缩短微指令的长度
D.增大控制存储器的容量
12、下列不属于程序控制指令的是（）。

A.无条件转移指令
B.条件转移指令
C.中断隐指令
D.循环指令
13、假设变址寄存器R的内容为1000H，指令中的形式地址为2000H：地址1000H中的内容为2000H，地址2000H中的内容为3000H，地址3000H中的内容为4000H，则变址寻址方式下访问到的操作数是（）。

A.1000H
B.2000H
C.3000H
D.4000H
14、下列选项中，用于设备和设备控制器（I/O接口）之间互连的接口标准是（）。

A.PCI
B
C.AGP
D.PCI-Express
15、隐指令指（）。

A.操作数隐含在操作码中的指令
B.在一个机器周期里完成全部操作的指令
C.隐含地址码的指令
D.指令系统中没有的指令
二、填空题
16、RISC机器一定是_______CPU，但后者不一定是RISC机器，奔腾机属于_______机器
17、由于存储器芯片的容量有限，所以往往需要在______和______两方面进行扩充才能满足实际需求。

18、直接内存访问（DM）方式中，DM控制器从CPU完全接管对_______的控制，数据交换不经过CPU，而直接在内存和_______之间进行。

19、不同机器有不同的_________RISC指令系统是_________指令系统的改进。

20、移码表示法主要用于表示浮点数的_______码，以利于比较两个_______数的大小和进行操作。

21、计算机软件一般分为两大类：一类叫______，另一类叫______操作系统属于______类
22、并行I/O接口_______和串行I/O接口_______是两个目前最具权威性和发展前景的标准接
23、总线同步定时协议中，事件出现在总线的时刻由________信号确定，总线周期的长度是________的。

24、总线仲裁部件通过采用________策略或________策略，选择其中一个主设备作为总线的下次，接管总线控制权。

25、存储器的技术指标有存储容量、存取时间、________和________、
三、名词解释题
26、规格化数：
27、异步控制方式：
28、指令格式：
29、码元：
四、简答题
30、在什么条件下，I/0设备可以向CPU提出中断请求？
31、基本的DMA控制器的主要部件有哪些？
32、什么是存储保护？通常采用什么方法？
33、什么是指令周期？什么是机器周期？什么是时钟周期？三者之间的关系如何？
五、计算题
34、假设磁盘存储器转速为3000r/min，分8个扇区，每扇区存储1KB，主存与磁盘存储器数据传送的宽度为16位（即每次传送16位）。

假设一条指令最长执行时间为25s。

试问：是否可采用一条指令执行结束时响应DMA请求的方案，为什么？若不行，应采用什么方案？
35、某计算机采用5级指令流水线，如果每级执行时间是2ns，求理想情况下该流水线的加速比和吞吐率。

36、某总线时钟频率为100MHz，在一个64位总线中，总线数据传输的周期是10个时，钟周期传输25个字的数据块，试问：
1）总线的数据传输率是多少？
2）如果不改变数据块的大小，而是将时钟频率减半，这时总线的数据传输率是多少？
六、综合题
37、假定在一个8位字长的计算机中运行如下类C程序段：
unsigned int x=134；
unsigned int y=246；
int m=x；
int n=y；
unsigned int z1=x-y；
unsigned int z2=x+y；
int k l=m-n；
int k2=m+n；
若编译器编译时将8个8位寄存器R1~R8分别分配至变量x、y、m、n、z l、z2、k l和k2，则回答下列问题（提示：带符号整数用补码表示）：
1）执行上述程序段后，寄存器R1，R5和R6的内容分别是什么（用十六进制
表示）？
2）执行上述程序段后，变量m和k1的值分别是多少（用十进制表示）？
3）上述程序段涉及带符号整数加/减、无符号整数加/减运算，这4种运算能
否利用同一个加法器及辅助电路实现？简述理由。

4）计算机内部如何判断带符号整数加/减运算的结果是否发生溢出？上述程
序段中，哪些带符号整数运算语句的执行结果会发生溢出？
38、采用微程序控制器的某计算机在微程序级采用两级流水线，即取第i+1条微指令与执行第i条微指令同时进行。

假设微指令的执行时间需要40ns，试问：
1）若控制存储器选用读出时间为30ns的ROM，在这种情况下微周期为多少？并画出微指令执行时序图。

2）若控制存储器选用读出时间为50ns的ROM，在这种情况下微周期为多少？并画出微指令执行时序图。

39、假设某计算机的CPU主频为80MHz，CPI为4，并且平均每条指令访存1.5次，主存与Cache之间交换的块大小为16B，Cache的命中率为99%，存储器总线的宽
度为32位。

请回答以下问题：
1）该计算机的MIPS数是多少？平均每秒Cache缺失的次数是多少？在不考虑DMA传送的情况下，主存带宽至少达到多少才能满足CPU的访存要求？
2）假定在Cache缺失的情况下访问主存时，存在0.0005%的缺页率，则CPU平均
每秒产生多少次缺页异常？若页面大小为4KB，每次缺页都需要访问磁盘，访问磁
盘时DMA传送采用周期挪用的方式，磁盘I/O接口的数据缓冲寄存器为32位，则
磁盘1/0接口平均每秒发出的DMA请求次数至少是多少？
3）CPU 和DMA控制器同时要求使用总线传输数据时，哪个优先级更高？为什么？
4）为了提高性能，主存采用4体低位交叉存储模式，工作时每1/4个存储周期启动1个体，若每个体的存储周期为50ns，则该主存能够提供的最大带宽是多少？
参考答案
一、选择题
1、C
2、D
3、D
4、C
5、C
6、C
7、B
8、C
9、D
10、B
11、D
12、C
13、D
14、B
15、D
二、填空题
16、流水 CISC
17、存取时间存储周期存储器带宽
18、总线 I/O设备（或输入输出设备）
19、指令系统 CISC
20、阶码指对阶
21、系统程序应用程序系统程序
22、SCSI IEEE1394
23、总线时钟固定
24、优先级公平主方
25、存储周期存储器带宽
三、名词解释题
26、规格化数：
在浮点数据编码中，为使浮点数具有唯一的表示方式所作的规定，规定尾数部分用纯小数
形式给出，而且尾数的绝对值应大于1/R，即小数点后的第一位不为零。

27、异步控制方式：
异步控制不存在基准时标信号，微操作的时序是由专用的应答线路控制的，即控制器发出
某一个微操作控制信号后，等待执行部件完成该操作时所发回的“回答”或“终了”信号，再开始下一个微操作。

28、指令格式：
指定指令字段的个数，字段编码的位数和编码的方式.
29、码元：
信息传输通道中，携带数据信息的信号单元。

四、简答题
30、答：I/0设备向CPU提出中断请求的条件是：I/0接口中的设备工作完成状态为1
（D=1），中断屏蔽码为0（MASK=0），且CPU查询中断时，中断请求触发器状态为
1（INTR=1）。

31、答：逻辑结构包括时序和控制逻辑；内部计数器、寄存器组、程序命令控制逻辑；优先级编码逻辑；地址、数据缓冲器组等部分。

32、答：当多个用户共享主存时，为使系统能正常工作，应防止由于一个用户程序出错而破坏其它用户的程序和系统软件，还要防止一个用户程序不合法的访问不是分给它的主存
区域。

为此，系统提供存储保护。

通常采用的方法是：存储区域保护和访问方式保护.
33、答：指令周期是完成一条指令所需的时间。

包括取指令、分析指令和执行指令所需的全部时间。

机器周期也称为CPU周期，是指被确定为指令执行过程中的归一化基准时间，通常等于取指时间（或访存时间）。

时钟周期是时钟频率的倒数，也可称为节拍脉冲或T
周期，是处理操作的最基本单位。

一个指令周期由若干个机器周期组成，每个机器周期又
由若干个时钟周期组成。

五、计算题
34、解析：磁盘存储器转速为3000r/min，即50r/s。

每转传送的数据为
8×1KB=8KB，所以数据传输率为8KB×50r/s=400KB/s.16位数据的传输时间=16位/（400KB/s）=2B/（400KB/s）=5μs。

由于5μs远小于25s，因此不能采用一
条指令执行结束响应DMA的请求方案。

应采用每个CPU机器周期末查询及响应DMA的请求方案。

35、44.解析：流水线的加速比指采用流水线技术时指令的执行速度与等效的不采
用流水线技术的指令执行速度之比，理想情况加速比等于流水线的级数。

吞吐率指每秒钟能处理的指令数量。

本题中计算机采用5级指令流水线，所以理想情况下加
速比等于5。

现在每完成一条指令的时间是2ns，则最大吞吐率等于1/2ns=5×108。

36、解析：
1）根据时钟频率为100MHz，可以计算出时钟周期为10-8s，则一个总线传输周期为10-7s，也就是说，10-7s可以传送64×25bit的信息，即200B。

故总线的数据传输率为200B/10-7s =2000MB/s
2）如果将时钟频率减半，可以计算出时钟周期为2×10-8s，则一个总线传输周期
为2×10-7s，也就是说，2×10-7s可以传送200B的信息，故总线的数据传输率为
200B/2×10-7s =1000MB/s
六、综合题
37、解析：
1）寄存器R1存储的是134，转换成二进制为10000110B，即86H。

寄存器R5存储的是x-y的内容，x-y=-112，转换成二进制为10010000B，即90H。

寄存器R6存储的是x+y的内容，x+y=380，转换成
二进制为101111100B（前面的进位含弃），即7CH。

由于计算机字长为8位，因此无符号整数能表示
的范围为0～255，而x+y=380，故溢出。

2）m二进制表示为10000110B，由于m是int型，因此最高位为符号位，可以得出m的原码为11111010（对10000110除符号位取反加1），即-122。

同理，n的二进制表示为11110110B，故n的
原码为10001010，转成十进制为-10。

因此，k1=-122-（-10）=-112。

3）参考答案：可以利用同一个加法器及辅助电路实现。

因为无符号整数和有符号整数都是以补码
形式存储，所以运算规则都是一样的。

但有一点需要考虑，由于无符号整数和有符号整数的表示范围是
不一样的，因此需要设置不一样的溢出电路。

4）至于内部如何判断溢出，可参考前面的总结。

带符号整数只有k2会发生溢出。

分析：8位带符
号整数的补码取值范围为-128~+127，而k2-m+n=-122-10--132，超出范围。

而kl=-112，在范围-128~+127之内。

38、解析：在执行本条微指令的同时，预取下一条微指令。

因为这两个操作是在
两个完全不同的部件中执行的，所以这种重叠是完全可行的。

取微指令的时间与执行微指令的时间哪个长，就以它作为微周期
1）若控制存储器选用读出时间为30ns的ROM，微指令执行时序图如图a所示。

因为取第i+1条微指令与执行第i条微指令同时进行，所以取微指令的读出时间为
30ns，而微指令的执行时间需要40ns。

这种情况下微周期取最长的时间，即40ns。

2）若控制存储器选用读出时间为50ns的ROM，微指令执行时序图如图b所示。

这种情况下微周期需取50ns。

39、解析：1）题目告知CPU的主频为80MHz，表示每秒包含80M个时钟周期。

而CPI为4表明执行一条指令需要4个时钟周期，所以CPU平均每秒可以执行的指令
数=80M/4=20M。

由于MIPS的含义是每秒可执行百万条指令数，而“M”代表
的就是106，即百万，因此MIPS为20。

由于平均每条指令访存1.5次，因此每秒平均访存次数为20M×1.5次=30M 次，而 Cache的命中率为99%，所以访问30M次Cache不命中的次数为30M×
（1-99%）=300K次。

当Cache缺失时，CPU访问主存，主存与Cache之间以块
为单位传送数据，块大小为16B，所以每秒CPU与主存需要交换数据的大小为
16B×300K/s=4.8MB/s。

所以，在不考虑DMA传送的情况下，主存带宽至少要达到4.8MB/s才能满足CPU的访存要求。

2）由于每秒平均需要访问主存300K次，而缺页率为0.0005%，因此平均每
秒“缺页”异常次数=300K×0.0005%=1.5次。

由于存储器总线带宽为32位，因
此每传送32位数据，磁盘控制器就发出一次DMA请求，这样平均每秒磁盘DMA
请求的次数至少为1.5次×4KB/4B=1.5K次=1536次。

3）CPU 和DMA控制器同时要求使用存储器总线时，DMA请求优先级更高，因为若DMA请求得不到及时响应，I/O传输数据就可能会丢失。

4）当采用4体低位交叉存储模式时，每1/4周期的时间内就可以传送4B数据。

若每个体的存储周期为50ns，则4体低位交叉存储器模式能提供的最大带宽=4B/（50ns/4）=320MB/s.。