2021年华北理工大学轻工学院软件工程专业《计算机组成原理》科目期末试卷A(有答案)

2021年华北理工大学轻工学院软件工程专业《计算机组成原理》科目
期末试卷A（有答案）
一、选择题
1、连续两次启动同一存储器所需的最小时间间隔称为（）。

A.存储周期
B.存取时间
C.存储时间
D.访问周期
2、在对破坏性读出的存储器进行读/写操作时，为维持原存信息不变，必须辅以的操作是（）。

A.刷新
B.再生
C.写保护
D.主存校验
3、有如下C语言程序段：（）
short si=-32767；unsigned short usi=si；执行上述两条语句后，usi的值为
A.-32767
B.32767
C.32768
D.32769
4、由3个“1”和5个“0”组成的8位二进制补码，能表示的最小整数是（）。

A.-126
B.-125
C.-32
D.-3
5、假设机器字长为8位（含两位符号位），若机器数DA日为补码，则算术左移一位和算术右移一位分别得（）。

A.B4H EDH
B.F4H 6DH
C.B5H EDH
D.B4H 6DH
6、下列关于同步总线的说法中，正确的有（）。

I.同步总线一般按最慢的部件来设置公共时钟
II.同步总线一般不能很长
III.同步总线一般采用应答方式进行通信
IV.通常，CPU内部总线、处理器总线等采用同步总线
A. I，II
B. I，II，IV
C.III，IV
D.II，III，IV
7、控制总线主要用来传送（）。

I.存储器和1/O设备的地址码
II.所有存储器和I/O设备的时序信号
III.所有存储器和1/O设备的控制信号
IV.来自I/O设备和存储器的响应信号
A.II、III
B. I，III，IV
C. III，IV
D.II，III. IV
8、假定机器M的时钟频率为200MHz，程序P在机器M上的执行时间为12s。

对P优
化时，将其所有乘4指令都换成了一条左移两位的指令，得到优化后的程序P。

若在M
上乘法指令的CPl为102，左移指令的CPl为z，P的执行时间是P”执行时间的1.2倍，则P中的乘法指令条数为（）。

A.200万
B.400万
C.800万
D.1600万
9、指令寄存器的位数取决（）。

A.存储器的容量
B.指令字长
C.机器字长人
D.存储字长
10、在无转发机制的五段基本流水线（取指、译码/读寄存器、运算、访存、写回寄存器）中，下列指令序列存在数据冒险的指令对是（）。

I1：addR1，R2，R3；（R2）+（R3）→R1
I2：addR5，R2，R4；（R2）+（R4）→R5
I3：addR4，R5，R3；（R5）+（R3）→R4
I4：addR5，R2，R6；（R2）+（R6）→R5
A.I1和I2
B.I2和I3
C.I2和14
D.I3和14
11、某计算机主存地址空间大小为256MB，按字节编址。

虚拟地址空间大小为4GB，采用页式存储管理，页面大小为4KB，TLB（快表）采用全相联映射，有4个页表项，内容见下图
对虚拟地址03FFF180H进行虚实地址变换的结果是（）。

A.015 3180H
B.003 5180H
C.TLB缺失
D.缺页
12、某机器字长为32位，存储器按半字编址，每取出一条指令后PC的值自动+2，说明其指令长度是（）。

A.16位
B.32位
C.128位
D.256位
13、假设某指令的一个操作数采用变址寻址方式，变址寄存器中的值为007CH，地址007CH中的内容为0124H，指令中给出的形式地址为B000H，地址B000H中的内容为C000H，则该操作数的有效地址为（）。

A.B124H
B.Cl24H
C.B07CH
D.CO7CH
14、DMA方式的接口电路中有程序中断部件，其作用是（）。

A.实现数据传送
B.向CPU提出总线使用权
C.向CPU提出传输结束
D.发中断请求
15、依赖硬件的数据传送方式是（）。

A.程序控制
B.程序中断
C.DMA
D.无
二、填空题
16、计算机系统中，根据应用条件和硬件资源不同，数据传输方式可采用：_______传送、_______传送和_______、传送。

17、一位十进制数，用BCD码表示需______位二进制码，用ASCII码表示需______位二进制码。

18、闪速存储器特别适合于_______微型计算机系统，被誉为_______而成为代替磁盘的一
种理想工具。

19、按IEEE754标准，一个浮点数的阶码E的值等于指数的_________加上一个固定的
_________
20、移码表示法主要用于表示浮点数的_______码，以利于比较两个_______数的大小和进
行操作。

21、CPU能直接访问______和______但不能直接访问磁盘和光盘。

22、当今的CPU芯片除了包括定点运算器和控制器外，还包括_______、_______运算器和_______管理等部件。

23、一位十进制数，用BCD码表示需要________位二进制码，用ASCII码表示需要
________位二进制码。

24、对存储器的要求是________、________、________为了解决这三个方面的矛盾。

计算机
采用多级存储器体系结构。

25、按照总线仲裁电路的位置不同，可分为________仲裁和________仲裁。

三、名词解释题
26、数据流：
27、音频合成：
28、相对转移：
29、主设备：
四、简答题
30、在定点机和浮点机中分别如何判断溢出？
31、总线上有哪些信息传输方式？各有哪些特点？
32、什么是CISC？CISC指令系统的特点是什么？
33、在寄存器一寄存器型，寄存器一存储器型和存储器一存储器型三类指令中，哪类指令的执行时间最长？哪类指令的执行时间最短？为什么？
五、计算题
34、设浮点数字长为16位，其中阶码5位（含一位阶符），尾数11位（含一位数符），将十进制数+13/128写成：二进制定点数和浮点数，并分别写出它在定点机和浮点机中的机器数形式。

35、设有一个64K×8位的RAM芯片，试问该芯片共有多少个基本单元电路（简称存储基元）？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并说明有几种解答。

36、某Cache采用全相联映射，且此Cache有16块，每块8个字，主存容量为216
个字（按字寻址），Cache开始为空。

Cache存取时间为40ns；主存与Cache间传送8个字需要lus。

1）计算Cache地址中标记位数和块内地址位数。

2）程序首先访问主存单元20，21，22，…，45，然后重复访问主存单元28，29，30，…，45四次（假设没有命中Cache，将主存对应块一次全部读入Cache 中，且第一块从0开始计数），试计算Cache的命中率。

3）计算上述程序总的存取时间。

六、综合题
37、设浮点数字长32位，其中阶码部分8位（含l位阶符），尾数部分24位（含1位数符），当阶码的基值分别是2和16时：
1）说明基值2和16在浮点数中如何表示。

2）当阶码和尾数均用补码表示，且尾数采用规格化形式时，给出这两种情况下所能表示的最大正数真值和非零最小正数真值。

3）在哪种基值情况下，数的表示范围大？
4）两种基值情况下，对阶和规格化操作有何不同？
38、某机采用微程序控制方式，微指令字长为24位，采用水平型字段直接编码控制方式和断定方式。

共有微命令30个，构成4个互斥类，各包含5个、8个、14个和3个微命令，外部条件共3个。

1）控制存储器的容量应为多少？
2）设计出微指令的具体格式。

39、图是从实时角度观察到的中断嵌段。

试问：这个中断系统可实现几重中断？请分析图中的中断过程。

参考答案
一、选择题
1、A
2、B
3、D
4、B
5、A
6、B
7、D
8、B
9、B
10、B
11、A
12、B
13、C
14、C
15、C
二、填空题
16、并行串行复用
17、4 7
18、便携式固态盘
19、真值偏移量
20、阶码指对阶
21、cache 主存
22、cache 浮点存储
23、4 7
24、容量大速度快成本低
25、集中式分布式
三、名词解释题
26、数据流：
在计算机的存储器与CPU之间形成的不断传递的数据序列。

存在于运算器与存储器以及输入输出设备之间。

27、音频合成：
使计算机能够朗读文本或者演奏出音乐的过程，如将文字信息转化成语音信息，或者将MIDI数据文件转化成音乐信号。

28、相对转移：
一种形成转移目标地址的方式，转移指令的目标指令地址是由PC寄存器的值加上一个偏移量形成的。

29、主设备：
获得总线控制权的设备
四、简答题
30、解析：
（1）定点机
定点机中可分别采用单符号位和双符号位判断补码加/减运算是否溢出，其中单符号位又
分为两种方法：
1）若参加运算的两个操作数符号相同，结果的符号位又与操作数的符号不同，则为溢出。

2）若求和时最高进位与次高位进位“异或”结果为1，则为溢出。

双符号位判别方法：
当最后的运算结果两位符号位为10或者01时，溢出，10表示负溢出，01表示正溢出。

（2）浮点机
浮点机中的溢出根据阶码来判断。

当阶码大于最大正阶码时，即为浮点数溢出：当阶码小
于最小负阶码时，按机器零处理。

31、答：串行，并行，复合，消息；复合：在同一条总线，传送不同的信号；可以提高总线的利用率，但会影响性能；消息：把各种信息组合成一个有一定格式的数据包在总线中
进行传输，可以一次发送跟多的信息，进一步减少线路的数量，提高总线的利用率。

32、答：CISC是复杂指令系统计算机的英文缩写。

其特点是：⑴指令系统复杂庞大，指
令数目一般多达2，3百条。

⑵ 寻址方式多⑶指令格式多⑷指令字长不固定⑸ 可访存指
令不加限制⑹各种指令使用频率相差很大⑺各种指令执行时间相差很大⑻大多数采用微程
序控制器
33、答：寄存器-寄存器型执行速度最快，存储器-存储器型执行速度最慢。

因为前者操作数在寄存器中，后者操作数在存储器中，而访问一次存储器所需的时间一般比访问一次寄
存器所需时间长。

五、计算题
34、解析：假设x=+13/128其二进制形式可以表示为：x=0.0001101000。

定点数表示：x=0.0001101000。

浮点数规格化表示：x=0.1101000000×2-11"。

定点机中：[x]原=[x]补=[x]反=0.0001101000。

浮点机中：
[x]原=1，0011；0.1101000000。

[x]补=1，1101；0.1101000000。

[x]反=1，1100；0.1101000000。

35、解析：存储基元总数=64K×8位=512K位=219位。

思路：如要满足地址线和数据线总和最小，应尽量把存储元安排在字向，因为地址位数和字数成2的幂的关系，可较好地压缩线数。

设地址线根数为a，数据线根数为b，则片容量为2a×b=219；b=219-a。

若a=19，b=l，总和=19+1=20；
若a=18，b=2，总和=18+2=20；
若a=17，b=4，总和=17+4=21；
若a=16，b=8，总和=16+8=24；
由上可看出，片字数越少，片字长越长，引脚数越多。

片字数、片位数均按2的幂变化。

通过证明也是能得出结论的，我们要最小化a+b=a+219-4。

令F（a）=a+b=a+219-4，对a求导后，得到1-ln2×a×29。

在1≤a≤l8时，F是单调递减函数，所以在这个区间最小值为F（18）=20，剩下F（19）=20。

所以得出结论：如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有两种：地址线=19根，数据线=1根；地址线=18根，数据线=2根。

36、解析：
1）Cache地址中块内地址位数为3位（23=8）。

由于采用的是全相联映射，因此除去块内地址剩下的就是标记位数。

主存的标记位数为16-3=13，故Cache 的标记位数为13位。

2）首先，每块包含8个字（也就是8个主存单元），先访问20号单元，如果Cache不命中（因为Cache开始时为空），那么Cache就调入包含此单元的块，此块包含20、21、22、23单元，当接下来访问21~23单元时都命中。

其次，访问24号单元时又不命中，以此类推。

当访问20、24、32、40号单元时，不命中。

也就是说，一共访问次数为26+18×4=98次，其中有4次不命中，Cache的命中率为
98−4
×100%=96%
98
3）已知Cache命中率、访问Cache的时间、主存与Cache交换块的时间，总的存取时间就很容易计算了，如下：
40ns×98+4×lμs=7920ns
有些考生认为答案应该是40ns×94+4×lμs =7760ms，因为有4次没有命中Cache，故没有存取操作，仅仅是对比了标记位而已，所以只需乘以94。

解释一下，如果Cache没有命中，则CPU将会去主存取数据，并且将数据从主存送往Cache，所以最终CPU还是得对Cache进行98次的存取。

六、综合题
37、解析：
1）基值2和16在浮点数中是隐含表示的，并不出现在浮点数中。

2）最大正数，也就是，尾数最大且规格化，阶码最大的数；最小正数，也就是，尾数最小且规格化（t为基值时，尾数的最高log2t位不全为0的数为规格化数），阶码最小的数。

当阶码的基值是2时，最大正数：0.111111l：0，11…1，真值是（1-2-23）×2127；最小正数：1，0000000：0，10…0，真值是2-129。

当阶码的基值是16时，最大正数：0.111111；0，11…1，真值是（1-2-23）
×16127：最小正数：1，0000000：0，0001.0，真值是16-129
3）在浮点数表示中，基值越大，表示的浮点数范围就越大，所以基值为16的浮点数表示范围大。

4）对阶时，需要小阶向大阶看齐，若基值为2的浮点数尾数右移一位，阶码加1：而基值为16的浮点数尾数右移4位，阶码加1。

格式化时，若基值为2的浮点数尾数最高有效位出现0，则需要尾数向末移动一位，阶码减1：而基值为16的浮点数尾数最高4位有效位全为0时，才需要尾数向左移动，每移动4位，阶码减1。

38、解析：微指令字长为24位，操作控制字段被分为4组，第1组3位（表示5个微命令）.第2组4位，（表示8个微命令），第3组4位（表示14个微命令），第4组2
位（表示3个微命令）；判断测试条件字段2位，下地址字段9位。

1）因为下地址字段有9位，所以控制存储器的容量为29×24位。

2）微指令的具体格式如图所示。

39、解析：该中断系统可以实现5重中断。

中断优先级的顺序是，优先权1最高，
而现行程序运行于最低优先权（不妨设优先权为6）。

图7-21中出现了4重中断，
其中断过程如下：现行程序运行到T1时刻，响应优先权4的中断源的中断请求并进
行中断服务。

到T3时刻，优先权4的中断服务还未结束，但又出现了优先权3的中
断源的中断请求，暂停优先权4的中断服务，而响应优先权3的中断。

到T4时刻，
又被优先权2的中断源所中断，直至T6时刻，返回优先权3的中断服务。

到T7时刻，优先权1的中断源发出中断请求并被响应，到T8时刻优先权1中断服务完毕，返回
优先权3的服务程序。

到T10时刻优先权3中断服务结束，返回优先权4的中断服务。

到T11时刻优先权4的中断服务结束，最后返回现行程序。

在图中，优先权3的中断服务程序被中断2次，而优先权5的中断请求没有发生。