EDA考试题目+答案

EDA考试题目+答案简答：一、变量是一个局部量，只能在进程和子程序,1.VHDL中变量与信号的主要区别比较对象基本用法信号SIGNAL用于作为电路中的信号连线与Verilog 对比信号赋值类似于非阻塞式赋值变VARIABLE用于作为进程中局部数据存储单元变量赋值类似于阻塞式赋值适用范在整个结构体内的任何地方都适用行为特性在进程最后才对信号赋值，有延时只能在所定义的进程中使用立即赋值，无延时无延时，立即发生，主要作用是在进程中作为临时的数据存储单元。

二、信号是一个全局量，有延时，进程只对信号敏感，不对变量敏感从VHDL语句功能和行为仿真来看，信号与变量的羞异主要表现在接受信息的方式和信息保持与传递的区域大小上。

(1)如：信号可以设置传输延迟量，而变量则不能;(2)如：信号可作为模块间的信息载体，如在结构体中个进程间传递信息；变量只能作为局部(3)变量的设置有时只是一种过渡,的信息载体，如只能在所定义的进程中有效。

息传输和界面间的通信都是靠信号来完成综合后的信号将对应更多的硬件结构o2.ASIC、FPGA、EDA、ISP 的含义ASIC：专用集成电路FPGA：可编程逻辑器件EDA：电子设计自动化ISP：因特网服务提供商3•常用的库的名称(IEEE STD WORK VITAL) 5.进程语句的特点(1)进程与进程，或其它并行语句之间的并行性，体现硬件电路并行运行特征。

(2)进程内部的顺序语句具有顺序与并行双重性。

顺序行为体现硬件的逻辑功能，并行行为体现硬件特征。

进程内部使用顺序语句，对一个系统进行算法、行为和逻辑功能进行描述，可以具有高抽象性的特点，可以与具体的硬件没有关联。

这种顺序仅是指语句执行上的顺序（针对于HDL 的行为仿真），并不意味着PROCESS 语句在综合后所对应的硬件逻辑行为也同样具有顺序性。

VHDL 程序无法进行诸如软件语言那样的“单步”调试，因为整个程序是一个整体，不能割裂每一句，只能通过仿真波形来了解程序的问题。

（3）进程有启动与挂起两种状态。

（4）进程与进程，或其它并行语句之间通过信号交流。

（5）时序电路必须由进程中的顺序语句描述，而此顺序语句必须由不完整的条件语句构成。

推荐在一个进程中只描述针对同一时钟的同步时序逻辑，而异步时序逻辑或多时钟逻辑必须由多个进程来表达。

6.实体定义时端口方向OUT 与BUFFER 有何不同? OUT ：输出端口。

定义的通道为单向输出（写）模式，即通过此端口只能将实体内的数据流向外部。

BUFFER ：缓冲端口。

其功能与INOUT 类似，半加器的完整VHDL描述ENTITY half_adder IS PORT (x,y : IN BIT;s: OUT BIT;c: OUT BIT);END ENTITY half_adder; ARCHITECTURE dataflow OFhalf_adder ISBEGINs <= x XOR y;c <= x AND y;END ARCHITECTURE dataflow; 改错1. PROCESSEND PROCESS;BEGINyout<=0 WHEN “00”1 WHEN “01”2 WHEN “10”'Z' WHEN区别在于当需要输入数据时，只允许内部回读输出的信号，即允许反馈。

如：在计数器的设计中，将计数器输出的计数信号回读，作为下一次计数的初值。

与OUT模式相比，BUFFER回读信号不是由外部输入的，而是由内部产生、向外输出信号。

即OUT结构体内部不能再使用，BUFFER结构体内部可再使用。

CASE q IS WHEN 0 TO 15=>selv= ”001 ” WHEN__ 16TO 50=>sel<= ” 110 ”END CASE;4.什么是函数的重载？举例说明WITH s SELECTVHDL LIBRARY IEEE ;允许以USE IEEE .STD_LOGIC_1164 .ALL ; 相同的PACKAGE packexp IS函数名FUNCTION max( a,b : IN 定义函STD_LOGIC_VECTOR)数，但要RETURN STD_LOGIC_VECTOR求函数FUNCTION max( a,b : IN 中定义BIT_VECTOR)的操作RETURN BIT_VECTOR ；数具有FUNCTION max( a,b : IN 不同的INTEGER )数据类RETURN INTEGER ；型，以便END ；调用时用以分辨不同功能的同名函数，以此定义的函数称为重载编程:3-8译码器31进制计数器LIBRAR Y IEEE;USEIEEE.STD_LOGIC_1164 ALL; 8位奇偶校验电路LIBRARY IEEE;USEIEEE .STD_L0GIC_11 64. ALL;USEIEEE.STD_LOGIC_UNSI(ENTITY parity_check NED.ALL; ISENTIT Y CNT31 IS PORT (CLK,RST,EN, LOAD : IN STD_LOGIC; PORT (a:IN STD_LOGIC_VECTO R (7 DOWNTO 0); y:OUT STD LOGIC);END PROCESS;END behav;编程实现下图所示的控制时序，K为输入信号；处于状态St2时输出信号yout='1其他状态下yout='。

（此题也会反过来考，给出程序要求画出对应时序图）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY s_machine ISPORT ( clk,reset : IN STD_LOGIC;k : IN STD_LOGIC_VECTOR (1 DOWNTO 0);comb_outputs : OUT STD_LOGIC_VECTOR (3 DOWNTO 0));END ENTITY s_machine;ARCHITECTURE behv OF s_machine ISTYPE FSM_ST IS (st0,st1,st2);SIGNAL current_state,next_state: FSM_ST; BEGINREG: PROCESS (reset,clk) BEGINIF reset = '1' THEN current_state <= st0;--检测异步复位信号ELSIF clk='1' AND clk'EVENT THENcurrent_state <= next_state;END IF; END PROCESS;COM:PROCESS(current_state, state_Inputs) --主控组合进程BEGINCASE current_state ISWHEN st0 => comb_outputs<='0'IF k = '0' THEN next_state<=st0;ELSE next_state<=st2;END IF;WHEN st1 => comb_outputs<= '0';IF state_inputs = '0' THENnext_state<=st2;ELSE next_state<=st0;END IF;WHEN st2 => comb_outputs<= '1';IF state_inputs = '0' THEN next_state <=st2;ELSE next_state <= st0;END IF;END case;END PROCESS;END behv;:4位二进制加法计数器JKLIBRARY IEEE; LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY jkff1 ISENTITY cnt4 IS PORT(elk,j,k: IN STD_LOGIC;PORT (elk: IN STD_LOGIC; q,qn: BUFFER STD_LOGIC);P: INOUT STD_LOGIC_VECTOR (3 END jkff1;DOWNTO 0)); ARCHITECTURE hav OF jkff1 ISEND ent4; BEGINARCHITECTURE behv OF ent4 IS PROCESS(elk,j,k) BEGIN VARIABLE D : std_logic;PROCESS (elk) BEGINBEGIN IF (elk'event AND elk ='1') THEN IF elk= '1'AND elk 'EVENT THEN IF (j='1' AND k='0') THEND:='1';Pv=CONV_STD_LOGIC_VECTOR(CONV_INTEGER(P) ELSIF (j='0' AND k='1') THEN+1,4 ); D:='0';END IF ELSIF (j='0' AND k='0') THEN END PROCESS; D:= D;END behv;（利用IF多选择语句自顶向下的优先特性。

ELSELIBRARY IEEE; D:= NOT D;USE IEEE.STD_LOGIC_1164.ALL; END IF;ENTITY priority83 IS END IF;PORT (y0,y1,y2,y3,y4,y5,y6,y7: IN STD_LOGIC; q v= D; qn v= NOT D;vee: OUT STD_LOGIC_VECTOR (2 END PROCESS;DOWNTO 0)); END hav;（下面门电路）END priority83; LIBRARY IEEE;ARCHITECTURE behavior OF priority83 IS USE IEEE.STD_LOGIC_1164.ALLBEGIN ENTITY gate ISPROCESS(y0,y1,y2,y3,y4,y5,y6,y7) PORT (a,b :IN STD_LOGIC;BEGINIF (y7='1') THEN veev="111"; yand,yor,ynand,ynor,ynot,yxor);ELSIF (y6='1') THEN veev="110"; END gate;ELSIF (y5='1') THEN veev="101"; ARCHITECTURE art OF gate ISELSIF (y4='1') THEN veev="100"; BEGINELSIF (y3='1') THEN veev="011"; yandv=a AND b;ELSIF (y2='1') THEN veev="010"; yorv= a OR b;ELSIF (y1='1') THEN veev="001"; ynandv= a NAND b;ELSIF (y0='1') THEN veev="000"; ynorv= a NOR b;ELSE veev= “ XXX"; ynotv= NOT b;END IF; yxor v= a XOR b;END PROCESS; END art;END behavior;17。