数字系统设计_第4章 EDA工具的使

3. 网表输入

其他EDA软件生成的标准 EDA设计输入文件
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设计处理
对设计输入文件进行编译， 产生各种输出文件
1、综合和优化
综合：将模块化设计产生的多个文件合并为一个网表文件，并使设计层
次平面化，即将逻辑描述转换成一些基本模块（如触发器、逻辑门等） 优化：进行逻辑化简，去除冗余项，尽量减少器件资源的耗用。
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4.1.3 设计实例
设计一个数字系统，使其：（1）按1Hz的频率从0
开始加1计数，当计到99时，再来一个时钟信号则产 生进位信号，并清零，然后又从0开始加1计数 ； （2）具有异步清零功能；（3）两位计数结果用两 个数码管显示，进位信号用一个LED显示。
实验板采用Altera公司的EP1C20开发板，系统时钟
clk_50MHz 分频器 clr
clk_1Hz
high[3:0] 译码器 两位BCD
计数器 译码器 low[3:0] cn
high_seg [6:0] low_seg [6:0]
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设计步骤
最好每个工程都有 自己的工作目录！
第1步：在资源管理器下创建一个工作目录counter_7seg。
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子模块2—两位BCD计数器（续）
else //计数，采用2个if语句的嵌套 begin if(low[3:0]==4’d9) //低4位是否为9？ begin low[3:0]=4’d0; if(high[3:0]==4’d9) //高4位是否为9？ begin high[3:0]=4’d0; cn=1’b1; //如果高4位、低4位均为9，则产生进位 end else high[3:0]=high[3:0]+4’d1; end else begin low[3:0]=low[3:0]+4’d1;cn=1’b0; end end end 19 19 endmodule
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QuartusⅡ的图形用户界面
1 Project Navigator窗口
Design Units Files Hierarchy
3 主工作 区域
2 Status窗口
4 Change Manager窗口
6 Tcl console窗口
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5 Messages窗口
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利用Quatus II 进行PLD设计的流程
子模块3—7段译码器
【模块3】7段LED显示器（共阳极）译码器。
module decoder_7seg (segment, data); input[3:0] data; output reg [6:0] segment; // segment[6:0]对应a,b,c,d,e,f,g always @(data) begin case (data) 4'd0:segment = 7'b0000001; 4'd1:segment = 7'b1001111; …… 4'd9:segment = 7'b0000100; default:segment = 7‘b1111111; //当输入不是0~9时，数码管不亮 endcase end endmodule a f g b e c d h 7段LED显示 器（数码管）
2、器件适配（映射）
将设计分为多个适合具体器件内部逻辑资源实现的逻辑小块的形式。
3、布局和布线
布局：将已分割的逻辑小块放到器件内部逻辑资源的具体位置，使易于
连线，且连线最少； 布线：利用器件的布线资源完成各功能块之间和反馈信号之间的连接。
4、生成编程文件
生成供器件编程使用的数据文件——编程目标文件。
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子模块2—两位BCD计数器
【模块2】两位BCD计数器（加1）
module bcd_counter(high,low,cn,clr,clk); input clr,clk; output reg [3:0] high,low; //高4位（十位）和低4位（个位）输出 output reg cn; //高4位的进位 always @(posedge clk or posedge clr) begin if (clr) //异步清零 begin cn=1’b0; //进位信号也必须清零！ high[3:0]=4’d0; low[3:0]=4’d0; end
Aldec
Cadence
包括 HDL Designer Series （可 视化的设计输入工具）, ModelSim（仿真工具）， Precision RTL Synthesis （最新 的逻辑综合器）。 优秀的逻辑综合工具 Mentor早期的逻辑综合工具 新的逻辑综合工具 高效、功能强大的仿真工具 仿真工具，简单易用 优秀的仿真工具

类似于传统电子设计方法的原理图编辑输入方法，即在 图形编辑界面上放置各种逻辑器件和连线。 是图形化、最直接的输入方式，采用自顶向下逻辑分块 的方法


优点 • 适合描述连接关系和接口关系； • 便于进行接口设计和引脚锁定； • 容易实现仿真，便于观察信号； • 执行效率高、运行速度快。 缺点 • 输入效率较低； • 不便于描述复杂逻辑功能。
4.1 QuartusⅡ的使用
内容概要
4.1.1 PLD设计EDA工具软件的分类 4.1.2 QuartusⅡ简介 4.1.2 设计实例
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4.1.1 PLD设计EDA工具软件的分类
1. 由芯片制造商提供

提供了一个CPLD/FPGA 的完全集成化设计环境 EDA Tool MAX+PLUSⅡ Provider Altera Altera Quartus Ⅱ Foundation ISE ispDesignEXPERT ，ispLEVER Xilinx Xilinx Lattice
1. 在资源管理器下创建一个工作目录 2. 在Quatus II中创建一个工程 3. 子模块设计
每个子模块用HDL语言或图形方式描述，编译、仿真， 生成模块符号。
工程名最 好与顶层 文件同名
4. 顶层设计
创建顶层图形文件或顶层文本文件；编译，仿真。
5. 引脚锁定与编程下载
给输入、输出引脚分配引脚号码，编程下载。
为50MHz， FPGA器件为EP1C20F400C7 。
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设计思路
设计思路——自顶向下的设计方法： 需要一个分频器，将50MHz分频为1Hz； 需要一个两位（个位和十位）BCD计数器，按0 1 2 … 99 0 1 2 … 循环计数； 需要一个译码器，将BCD计数器的4位二进制数输出译 码为7段显示器的7段电平输入。 功能框图
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用PLD实现数字系统的设计流程
设计输入 • 图形输入 • HDL文本输入 • 网表输入 设计处理 • 综合 • 优化 • 器件适配 • 布局、布线
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功能仿真 （前仿真）
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时序仿真 （后仿真）
模拟仿真
目标文件
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下载编程
在线测试
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设计输入
1、图形输入（Graphic Design Entry）
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第3步： 设计子模块（1/8）
（2）将该子模块设为顶层实体
一定要做！
执行 “Project > Set as Top-level Entity”命令 （3）编译 执行 “Processing > Start > Start Analysis &Synthesis”命令，或 单击工具条上的分析与综合快捷按钮 ，进行分析与综合。
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子模块1—分频电路
模块名(同文件名)
module f50MHz_to_1Hz(clk_1KHz,clk_1Hz,clkin); input clkin; reg[15:0] count1; //输入端口声明 //50MHz到1KHz的分频计数器 output reg clk_1KHz,clk_1Hz; //输出端口声明
3. 在线测试
当器件编程后，利用实验手段在线测试器件的功能和性能指标。
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4.1.2 QuartusⅡ简介
美国Altera公司（）的第四代PLD开发软件
目前版本：13.1 特点




完全集成化的设计工具 将设计输入、逻辑综合、布局与布线、仿真、时序分析、器件编程集成在 同一开发环境下 集成了多个第3方 EDA工具 通过NativeLink技术实现与Mentor Graphics、Synopsys和Synplicity等公 司的EDA工具的无缝连接，可直接在Quartus Ⅱ中自动调用这些工具。 可采用各种HDL语言进行设计输入 支持VHDL、Verilog HDL、AHDL v13.1可以为Arria 10 FPGA和SoC提供软件支持。编译时间平均缩短了 30%，对于小规模设计改动，又进一步平均缩短了50% 。提供了新功能 ，改进了性能，提供基于IP、基于C或者基于模型的输入
（4）产生功能仿真用网表文件 执行 “Processing > Generate Functional Simulation Netlist”命令
注意： 1. 对于子模块，进行分析与综合即可，不必进行全编译 （执行 “Processing > Start Compilation”命令）— —否则太慢！ 2. 若要进行功能仿真，必须执行第（4）步！
只支持本公 司的PLD
Description
早期PLD开发工具，易 于学习和使用 第4代EDA工具，功能 强大，并适于 SOPC 开 发、DSP开发 早期 PLD 开发工具 目前常用
2002年推出ispLEVER 2
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第三方设计软件
2. 由专业EDA软件商提供—第三方设计软件
EDA Tool FPGA Advantage Provider Mentor Graphics