数字电路与系统设计课后习题答案之欧阳科创编

1.1将下列各式写成按权展开式：
（352.6）10=3×102+5×101+2×100+6×10-1
（101.101）2=1×22+1×20+1×2-1+1×2-3
（54.6）8=5×81+54×80+6×8-1
（13A.4F）16=1×162+3×161+10×160+4×16-1+15×16-2 1.2按十进制0~17的次序，列表填写出相应的二进制、八进制、十六进制数。

解：略
1.3二进制数00000000~11111111和0000000000~1111111111分别可以代表多少个数？
解：分别代表28=256和210=1024个数。

1.4 将下列个数分别转换成十进制数：（1111101000）2，（1750）8，（3E8）16
解：（1111101000）2=（1000）10
（1750）8=（1000）10
（3E8）16=（1000）10
1.5将下列各数分别转换为二进制数：（210）8，（136）10，
（88）16
解：结果都为：（10001000）2
1.6 将下列个数分别转换成八进制数：（111111）2，（63）10，（3F）16
解：结果都为（77）8
1.7 将下列个数分别转换成十六进制数：（11111111）2，（377）8，（255）10
解：结果都为（FF）16
1.8 转换下列各数，要求转换后保持原精度：
解：（1.125）10=（1.0010000000）10——小数点后至少取10位
（0010 1011 0010）2421BCD=（11111100）2
（0110.1010）余3循环BCD码=（1.1110）2
1.9 用下列代码表示（123）10，（1011.01）2：
解：（1）8421BCD码：
（123）10=（0001 0010 0011）8421BCD
（1011.01）2=（11.25）10=（0001 0001.0010 0101）8421BCD
（2）余3 BCD码
（123）10=（0100 0101 0110）余3BCD
（1011.01）2=（11.25）10=（0100 0100.0101 1000）余3BCD
1.10 已知A=（1011010）2，B=（101111）2，C=（1010100）2，D=（110）2
（1）按二进制运算规律求A+B，A-B，C×D，C÷D，
（2）将A、B、C、D转换成十进制数后，求A+B，A-B，C×D，C÷D，并将结果与（1）进行比较。

解：（1）A+B=（10001001）2=（137）10
A-B=（101011）2=（43）10
C×D=（111111000）2=（504）10
C÷D=（1110）2=（14）10
（2）A+B=（90）10+（47）10=（137）10
A-B=（90）10-（47）10=（43）10
C×D=（84）10×（6）10=（504）10
C÷D=（84）10÷（6）10=（14）10
两种算法结果相同。

1.11 试用8421BCD码完成下列十进制数的运算。

解：（1）5+8=（0101）8421BCD+（1000）8421BCD=1101 +0110=（1 0110）8421BCD=13
（2）9+8=（1001）8421BCD+（1000）8421BCD=1 0001+0110=（1 0111）8421BCD=17
（3）58+27=（0101 1000）8421BCD+（0010 0111）8421BCD=0111 1111+ 0110=（1000 0101）8421BCD=85
（4）9-3=（1001）8421BCD-（0011）8421BCD=（0110）8421BCD=6
（5）87-25=（1000 0111）8421BCD-（0010 0101）8421BCD=（0110 0010）8421BCD=62
（6）843-348 =（1000 0100 0011）8421BCD-（0011 0100 1000）8421BCD
=0100 1111 1011- 0110 0110=（0100 1001 0101）8421BCD=495
1.12试导出1位余3BCD码加法运算的规则。

解：1位余3BCD码加法运算的规则
加法结果为合法余3BCD码或非法余3BCD码时，应对结果减3修正[即减(0011)2]；相加过程中，产生向高位的进位时，应对产生进位的代码进行“加33修正”[即加(0011 0011)2]。

2.1 有A、B、C三个输入信号，试列出下列问题的真值表，
并写出最小项表达式∑m（）。

（1）如果A、B、C均为0或其中一个信号为1时。

输出F=1，其余情况下F=0。

（2）若A、B、C出现奇数个0时输出为1，其余情况输出为0。

（3）若A、B、C有两个或两个以上为1时，输出为1，其余情况下，输出为0。

解：F1(A,B,C)=∑m（0，1，2，4）
F2(A,B,C)=∑m（0，3，5，6）
F3(A,B,C)=∑m（3，5，6，7）
2.2 试用真值表证明下列等式：
（1）A B+B C+A C=ABC+A B C （2）A B+B C+A C=AB BC AC 证明：（1）
A B C A B+B C+A
C A B C
ABC+A B
C
000 00 1 010 01 1 100 10 1 110 11 1 1
1
000
00 1
010
01 1
100
10 1
110
11 1
1
1
真值表相同，所以等式成立。

（2）略
2.3 对下列函数，说明对输入变量的哪些取值组合其输出为1？
（1）F（A,B,C）=AB+BC+AC
（2）F（A,B,C）=(A+B+C)(A+B+C)
（3）F（A,B,C）=(AB+BC+A C)AC
解：本题可用真值表、化成最小项表达式、卡诺图等多种方法求解。

（1）F输出1的取值组合为：011、101、110、111。

（2）F输出1的取值组合为：001、010、011、100、101、
110。

（3）F输出1的取值组合为：101。

2.4 试直接写出下列各式的反演式和对偶式。

(1)F(A,B,C,D,E)=[(A B+C)·D+E]·B
(2) F(A,B,C,D,E)=AB+C D+BC+D+CE+B+E
(3) F(A,B,C)=A B+C AB C
解：(1) F=[(A+B)·C+D]·E+B
F'=[(A+B)·C+D]·E+B
(2) F=(A+B)(C+D)·(B+C)·D·(C+E)·B·E
F'=(A+B)(C+D)·(B+C)·D·(C+E)·B·E
(3)F=(A+B)·C+ A+B+C
F'=(A+B)·C+A+B+C
2.5用公式证明下列等式：
(1)A C+A B+BC+A C D=A+BC
(2)AB+AC+(B+C) D=AB+AC+D
(3)BC D+B CD+ACD+AB C D+A BCD+B C
D+BCD=BC+B C+BD
(4)A B C+BC+BC D+A BD= A + B +C+D
证明：略
2.6 已知ab+a b=a b,a b+ab=a b,证明：
（1）a b c=a b c
（2）a b c=a b c
证明：略
2.7试证明：
（1）若a b+ a b=0则a x+b y=a x + b y
（2）若 a b+a b=c，则 a c + a c=b
证明：略
2.8将下列函数展开成最小项之和：
（1）F（ABC）=A+BC
（2）F（ABCD）=（B+C）D+(A+B) C
（3）F(ABC)=A+B+C+A+B+C
解：（1）F（ABC）=∑m(3,4,5,6)
(2) F（ABCD）=∑m(1,3,5,6,7,9,13,14,15)
(3) F(ABC)=∑m(0,2,6)
2.9将题2.8中各题写成最大项表达式，并将结果与2.8题结果进行比较。

解：（1）F（ABC）=∏M(0,1,2)
(2) F（ABCD）=∏M(2,4,8,10,11,12)
(3)F（ABC）=∏M(1,3,4,5,7)
2.10试写出下列各函数表达式F的F和F的最小项表达式。

（1）F=ABCD+ACD+B C D
（2）F=A B+AB+BC
解：（1）F=∑m(0,1,2,3,5,6,7,8,9,10,13,14)
F'=∑m(1,2,5,6,7,8,9,10,12,13,14,15)
(2) F=∑m(0,1,2,3,12,13)
F'=∑m(2,3,12,13,14,15)
2.11试用公式法把下列各表达式化简为最简与或式（1）F=A+AB C+ABC+BC+B
解：F =A+B
(2) F=(A+B)(A+B+C)(A+C)(B+C+D)
解：F'=AB+AC
(3) F=AB+A B BC+B C
解：F=AB+B C+AC
或：F=A B+A C+BC
(4) F=A C D+BC+BD+A B+AC+B C 解：F=A D+C+B
(5) F=AC+BC+B(A C+AC)
解：F=AC+BC
2.12 用卡诺图把下列函数化简为最简与或式（1）F(A,B,C)=m(0,1,2,4,5,7)
解：F=B+A C+AC
图略
（2）F(A,B,C,D)=m(0,2,5,6,7,9,10,14,15)
解：F=A B CD+A B D+ABD+BC+C D 图略
（3）F(A,B,C,D)=m(0,1,4,7,9,10,13) +(2,5,8,12,15)解：F=C+BD+B D
图略
（4）F(A,B,C,D)=m(7,13,15) 且A B C=0, AB C=0, A BC=0
解：F(A,B,C,D)=BD
图略
(5) F(A,B,C,D)=AB C+A B C+A BC D+A BC D 且ABCD不可同时为1或同时为0
解：F(A,B,C,D)=B D+A C
图略
（6）F(A,B,C,D)=M (5,7,13,15)
解：F=B+D
图略
（7）F(A,B,C,D)=M (1,3,9,10,14,15)
解：F=A D+AB+C D+B C+A BCD
图略
（8）F(A,B,C,D,E)=m(0,4,5,6,7,8,11,13,15,16,20,21,22,23,24,25,2 7,29,31)
解：F=C D E+BC+CE+BDE+ABE
图略
2.13用卡诺图将下列函数化为最简或与式
（1）F(A,B,C)=m(0,1,2,4,5,7)
解：F=(A+B+C)(A+B+C)
图略
（2）F(A,B,C)=M (5,7,13,15)
解：F=(B+D)
图略
2.14已知：F1(A,B,C)=m(1,2,3,5,7) +(0,6)，F2(A,B,C)=m(0,3,4,6) +(2,5)，求F=F1F2的最简与或式
解：F=A+B
4.1 分析图4.1电路的逻辑功能
解：（1）推导输出表达式（略）
(2) 列真值表（略）
（3）逻辑功能：当M=0时，实现3位自然二进制码转换成3位循环码。

当M=1时，实现3位循环码转换成3位自然二进制码。

4.2分析图P4.2电路的逻辑功能。

解：(1)从输入端开始，逐级推导出函数表达式。

（略）
(2)列真值表。

（略）
(3)确定逻辑功能。

假设变量A、B、C和函数F1、F2均
表示一位二进制数，那么，由真值表可知，该电路实现了一位全减器的功能。

A、B、C、F1、F2分别表示被减数、减数、来自低位的借位、本位差、本位向高位的借位。

4.3分析图4.3电路的逻辑功能
解：实现1位全加器。

4.4设ABCD是一个8421BCD码，试用最少与非门设计一个能判断该8421BCD码是否大于等于5的电路，该数大于等于5，F= 1；否则为0。

解：逻辑电路如下图所示：
4.5 试设计一个2位二进制数乘法器电路。

解：为了使电路尽量简单，希望门数越少越好，本电路是四输出函数，圈卡诺圈时要尽量选择共有的卡诺圈以减少逻辑门的数量。

电路图略。

4.6 试设计一个将8421BCD码转换成余3码的电路。

解：电路图略。

4.7在双轨输入条件下用最少与非门设计下列组合电路：解：略
4.8在双轨输入信号下，用最少或非门设计题4.7的组合电路。

解：将表达式化简为最简或与式：
(1)F=(A+C)(A+B+C)= A+C+A+B+C
(2)F=(C+D)(B+D)(A+B+C)= C+D+B+D+A+B+C
(3)F=(A+C)(A+B+
D)(A+B+
D)=
A+
C+
A+
B+D+A+B+D
(4)F=(A+B+C)(A+
B+
C)= A+B+C+A+B+C
4.9 已知输入波形A 、B 、C 、D ，如图P4.4所示。

采用与非门设计产生输出波形如F 的组合电路。

解：F=A
C+
BC+C
D 电路图略
4.10电话室对3种电话编码控制，按紧急次序排列优先权高低是：火警电话、急救电话、普通电话，分别编码为11，10，01。

试设计该编码电路。

解：略
4.11 试将2/4译码器扩展成4/16译码器 解：
A3 A2
A1 A0
Y0Y1Y2Y3Y4Y5Y6
Y7Y8Y9Y10Y11
Y12
Y13
Y14
Y15
4.12试用74138设计一个多输出组合网络，它的输入是4位二
A 1 ⎺EN ⎺Y 3 A 0 2/4 ⎺Y 2
译码器 ⎺Y 1
⎺Y 0
⎺EN
A 1
2/4(1) A 0 ⎺Y 0⎺Y 1⎺Y 2⎺Y 3
⎺EN A 1 2/4(2) A 0 ⎺Y 0⎺Y 1⎺Y 2⎺Y 3
⎺EN A 1 2/4(3) A 0 ⎺Y 0⎺Y 1⎺Y 2⎺Y 3
⎺EN A 1 2/4(4) A 0 ⎺Y 0⎺Y 1⎺Y 2⎺Y 3
进制码ABCD，输出为：
A
A
A
(5)F(A,S,C,D,E)=AB CD+ABCE+B C DE 解：电路图略。

4.15用½74153实现下列函数：
欧阳科创编
拨回A 点过程中，A 、B 两点电压波形如图中所示。

试作出Q 和 Q 端的波形。

图 P5.2
5.3分析图P5.3的逻辑功能：列出真值表，导出特征方程并说明 SD 、RD 的有效电平。

解：(1)列真值表如下 下略
5.4 对于图P5.4电路，试导出其特征方程并说明对A 、B 的Ø
1 1
11 000 1Q
n
0 0Q n+1S D R D
（b ）～（h ）略
5.7维阻D 触发器的CP 和D 信号如图P5.7所示，设触发器Q 端的初态为“0”，试作Q 端波形。

图P5.7
图P5.8
5.8 维阻D 触发器构成的电路如图P5.8所示，试作Q 端波形。

解：特征方程为： ，Q 端波形如图P5.8所示。

5.10画出图P5.10中Q 端的波形。

设初态为“0”。

解：Q 端波形如图P5.10所示。

图P5.10
5.11画出图P5.11电路Q 端的波形。

设初态为“0”。

解：Q 端波形如图P5.11所示。

图P5.11
P
5.12
(a)特征方程：Q
n+1
=[1]·CP
CP Q
A CP 1R D CP 2D
Q 1Q 2
P5.15所示。

5.16 试作出图P5.16电路中QA 、QB 的波形。

解：Q 端波形如图P5.16所示。

图P5.16
图P5.17
5.17试作出图P5.17电路中Q1、Q2的波形。

解：Q 端波形如图P5.17所示。

5.18 试作出图P5.18电路中Q1和Q2的波形（设Q1和Q2
的初态均为“0”），并说明Q1和 Q2对于CP2各为多少分频。

解：Q 端波形如图P5.18所示。

?)?,
(2
2
2
1==CP
Q CP Q f f f f
Q1和Q2对于CP2都是4分频，即
图P5.18
图P5.19
5.19已知电路如图P5.19，试作出Q 端的波形。

设Q 的初态为“0”。

解：Q 端波形如图P5.19所示。

5.20 已知输入uI 、输出uO 波形分别如图P5.20所示，试用两个D 触发器将该输入波形uI 转换成输出波形uO 。

解：实现电路如图P5.20所示。

图P5.20
5.21试分别用公式法和列表图解法将主从SR 触发器转换成JK 触发器。

解：略
6.1 试分析下图所示电路。

解：1）分析电路结构：略 2）求触发器激励函数：略 3)状态转移表：略
4)逻辑功能：实现串行二进制加法运算。

X1X2为被加数和加数，Qn 为低位来的进位，Qn+1表示向高位的进位。

且电路每来一个CP ，实现一次加法运算，即状态转换一次。

CP 2CP 1Q 1Q 2
CP A Q
例如X1=110110，X2=110100，
则运算如下表所示：LSB MSB
节拍脉冲CP CP1 CP2 CP3 CP4 CP5 CP6 CP7
被加数X1 0 1 1 0 1 1 0
加数X2 0 0 1 0 1 1 0
低位进位Qn0 0 0 1 0 1 1
高位进位Qn+1 0 0 1 0 1 1 0
本位和Z 0 1 0 1 0 1 1
6.2 试作出101序列检测器得状态图，该同步电路由一根输入线X，一根输出线Z，对应与输入序列的101的最后一个“1”，输出Z=1。

其余情况下输出为“0”。

（1）101序列可以重叠，例如：X：010101101 Z：000101001（2）101序列不可以重叠，如：X：010******* Z：0001000010
解：1）S0：起始状态，或收到101序列后重新开始检测。

S1：收到序列起始位“1”。

S2：收到序列前2位“10”。

2）
6.3对下列原始状态表进行化简：(a)
解：1）列隐含表：
2）进行关联比较
3）列最小化状态表为：
(b)
S（t）N（t）/Z（t）
X=0 X=1
A B/0 H/0
B E/0 C/1
C D/0 F/0
D G/0 A/1
E A/0 H/0
F E/1 B/1
G C/0 F/0
H G/1 D/1
解：1）画隐含表：
2）进行关联比较：
3)列最小化状态表：
S（t）N（t）/Z（t）
X=0 X=1
a b/0 h/0
b e/0 a/1
e a/0 h/0
h e/1 b/1
6.4 试画出用MSI移存器74194构成8位串行并行码的转换电路（用3片74194或2片74194和一个D触发器）。

解：1）用3片74194：
2）用2片74194和一个D触发器
状态转移表同上。

6.5试画出74194构成8位并行串行码的转换电路
状态转移表：
Q0' Q1' Q2' Q3'Q4' Q5' Q6' Q7' Q8' M0 M1 操作
启动1 1 准备并入
CP10D0' D1' D2' D3' D4' D5' D6' D7' 10 准备右移
CP2 1 0D0' D1' D2' D3' D4' D5' D6' 10 准备右移
CP3 1 1 0D0' D1' D2' D3' D4' D5' 10 准备右移
CP4 1 1 1 0D0' D1' D2' D3' D4' 10 准备右移
CP5 1 1 1 1 0D0' D1' D2' D3' 10 准备右移
CP6 1 1 1 1 1 0D0' D1' D2' 10 准备右移
CP7 1 1 1 1 1 1 0D0' D1' 10 准备右移
CP8 1 1 1 1 1 1 1 0D0' 1 1 准备并入6.6 试分析题图6.6电路，画出状态转移图并说明有无自启动性。

解：激励方程：略
状态方程：略
状态转移表：
10 1
11011 1
111000
状态转移图
该电路具有自启动性。

6.7 图P6.7为同步加/减可逆二进制计数器，试分析该电路，作出X=0和X=1时的状态转移表。

解：题6.7的状态转移表
6.8分析图6.8电路，画出其全状态转移图并说明能否自启动。

解：
状态转移图：
偏离态能够进入有效循环，因此该电路具有自启动性。

逻辑功能：该电路是一个M=5的异步计数器。

6.9用IKFF设计符合下列条件的同步计数器电路。

当X=0时为M=5的加法计数器，其状态为0，1，2，3，4。

当X=1时为M=5的减法计数器，其状态为7，6，5，4，3。

解：
6.10试改用D触发器实现第9题所述功能的电路。

解：略
6.11试用JKFF设计符合图6.11波形，并且具备自启动性的同步计数电路。

CP
0 1 2 3 4 5
Q1
Q2
Q3
解：略
6.12 用四个DFF设计以下电路：
（1）异步二进制加法计数器。

（2）在（1）的基础上用复“0”法构成M=12的异步加法计数器。

解：（1）
（2）反馈状态为1100
6.13用四个DFF设计以下电路：
（1）异步二进制减法计数器。

（2）在（1）的基础上用复“0”法构成M=13的异步计数器。

解：
题6.13（2）电路图
6.14 用DFF和适当门电路实现图6.14的输出波形Z。

提示：先用DFF构成M=5的计数器，再用Q3、Q2、Q1和CP设计一个组合网络实现输出波形。

CP
Z
000 001 010 011 100
解：
6.15 试用DFF和与非门实现图6.15“待设计电路”。

要求发光二极管前3s亮，后2s暗，如此周期性重复。

解：
6.16 试写出图6.16中各电路的状态转移表。

（a）(b)
解：（a）(b) CR=Q3Q1LD=Q3Q1
Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0
0000 000 1 0010 001 1 0100 010 1 0110 011 1 1000 100 1 001 1 0100 010 1 0110 011 1 1000 100 1 1010
M=10
M=8
6.17写出图6.17电路的状态转移表及模长M=?解：状态转移表：
Q3 Q2 Q1 Q0
0000 001 1 0100 011 1 1000 101 1 1100 111 1
置3 置7 置11 置15
M=8
6.18 试分析图6.18能实现M=?的分频。

解：74161（1）的Q3接至74161（2）的CP，两74161为异步级联，反馈状态为（4C）H=76，又利用异步清0端，所以M=76。

6.19试用74161设计循环顺序为
欧阳科创编
2021.02.05
0,1,2,3,4,5,10,11,12,13,14,15,0,1…的模长为12的计数电路。

解：
1
2
3
C
B
A
T
P L Q 74161
Q C C D
32
1
Q Q Q D 3
2
1
0D D D C R C P
&
1
1
1010
为了使其具有自启动性，将Q3，Q1接入与非门。

6.20 试用74161设计能按8421BCD 译码显示的0~59计数的60分频电路。

解：
4
3
T
P L Q 74161
Q C C D 3210Q Q Q D 3210D D D C R
C P T
P L Q 74161
Q C C D 3210Q Q Q D 3210D D D C R
C P &
1
(1)&
(2)
M=6 M=10
6.21 试用TFF 实现符合下述编码表的电路。

Q 3 Q 2 Q 1 Q 0
0000 0100 010 1 0110 011 1 1000 1100 110 1 111 1
解：略。

6.22试分析图6.22（a ）（b ）2个计数器的分频比为多少？
CP
解：M=M1×M2=63
6.23试说明图6.23电路的模值为多少，并画出74160（Ⅰ）的Q0、Q1、Q2、Q3端，74160（Ⅱ）的Q0和RD端的波形，至少画出一个周期。

解：M=15
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
(Ⅰ)Q0
(Ⅰ)Q1
(Ⅰ)Q2
(Ⅰ)Q3
(Ⅱ)Q0
RD
6.24试写出图6.24中各电路的状态编码表及模长。

解：（1）异步清0，8421BCD码（2）异步置9 5421BCD码
Q3Q2Q1Q0 Q0Q3Q2Q1
0000 000 1 0010 001 1 0100 M=5 0000
000 1
0010
001 1
0100
1000
100 1
1100
M=8
6.25试用7490设计用8421BCD编码的模7计数器。

（1）用R01、R02作反馈端；（2）用S91、S92作反馈端。

解：（1）（2）
6.26试用7490设计用5421BCD编码的模7计数器。

（1）用R01、R02作反馈端；（2）用S91、S92作反馈端。

解：（1）（2）
6.27写出图6.27分频电路的模长
解：M1=6，M2=8 电路的模长应为6和8的最小公倍数24，即M=24。

6.28 写出图6.28的模长及第一个状态和最后一个状态。

解：M1=7，M2=8 电路的模长应为7和8的最小公倍数56，即M=56。

6.29 图6.29是串入、并入—串出8位移存器74165的逻辑符号。

试用74165设计一个并行—串行转换电路，它连续不断地将并行输入的8位数据转换成串行输出，即当一组数据串行输出完毕时，立即装入一组新的数据。

所用器件不线，试设计出完整的电路。

解：
6.30 电路如图6.30所示，试写出其编码表及模长并说明理由。

解：
1
2
3
A
7490
Q 1
0R 0102
9192R S S 0
C P C P Q 3Q 2
Q 1
C 1Q
1J 1K
Q R S
1
1C P
&
1
Q4Q3Q2Q1
Q0
6.34 试用一片7490和一片八选一数据选择器74151实现图6.14输出波形Z 。

CP Z
解：
7490
Q 1
3R 0102
9192
R S S 0
C P C P Q 2Q 1Q
D D D D 01341
2 D 74151 D A A A 20 E N Y 567
D D 1
Vc c
Z
C P
6.36 试用DFF设计一个序列信号发生器。

使该电路产生序列信号1110100…。

解：
6.37试用JKFF设计循环长度M=12的序列信号发生器。

解：该题要求设计一个已知序列长度的序列信号发生器，可以用修改最长线性序列的方法得到
6.38 分析图6.28电路，试写出其编码表及模长。

解：状态编码表为：(其中Q0为第二个74194的Q0)序号Q0 Q1 Q2 Q3 Q0' Z
启动
1
2
3
4
5
6
7
8
9 00000 10000 11000 11100 11110 1111 1 0111 1 0011 1 0001 1 0000 1
1
1
1
1
1
因此M=10。

6.39试写出图6.39的74194输出端的编码表及数据选择器输出端F处的序列信号。

解：F处的序列为：010*******。

6.40 写出图6.40中74161输出端的状态编码表及74151输出端产生的序列信号。

解：F处的序列信号为：1111000110。

6.41 试写出图P6.41中74194输出端Q0处的序列信号。

解：Q0处的序列信号为：01110100110001。

6.42 用74194设计序列信号发生器产生序列信号：
（1）1110010，…；
（2）101101,…。

解：（1）
（2）
6.43 试用S=0时，产生序列1011010；当S=1时，产生序列1110100。

解：
6.44试用74161、74151及若干与非门设计一电路同时输出两个不同的序列信号：Z1=111100010和Z2=101110001。

（不另加控制信号）
解：
1
1 1 1
6.45 设计一个小汽车尾灯控制电路。

小汽车左、右两侧各有3个尾灯，要求：
（1）左转弯时，在左转弯开关控制，左侧3个灯按题图P6.45所示周期性地亮与灭；
（2）右转弯时，在右转弯开关控制，左侧3个灯按题图P6.45所示周期性地亮与灭；
（3）左、右两个开关都作用时，两侧的灯做同样的周期地亮与灭；
（4）在制动开关（制动器）作用时，6个尾灯同时亮。

若在转弯情况下制动，则3个转向尾灯正常动作，另一侧3个尾灯则均亮。

图P6.45
解：电路图如下：
A
B C 灭 灭 亮 S T C R CP
6.46 已知由T213构成的电路如图P6.46所示，试作出QA，QB，QC，QD，QCC的波形。

解：
题6.46波形图
9.1 在ROM中，什么是“字数”，什么是“位数”？如何标注存储器的容量？
解：地址译码器的输出线称作字线，字数表示字线的个数；存储矩阵的输出线称作位线(数据线)。

位数表示位线的个数。

字线和位线的每个交叉占处有—个存储单元。

因此存储容量用“字数×位数”表示。

9.2 固定ROM、PROM、EPROM、E2PROM之间有何异同？解：固定ROM、PROM、EPROM、E2PROM都是只读存储器，它们的工作原理和结构相同，都是由地址译码器、存储矩阵和输出电路构成，当地址译码器选中某一个字后，该字的若干位同时由输出电路输出，存储矩阵由M个字、每个字N位的存储单元构成。

它们的不同之处在于存储单元的写入和擦除方式不同。

固定ROM出厂时结构数据已经固定，用户不能更改，适于存储大批量生产的程序和数据，常被集成到微控制器中作为程序存储器；PROM可由用户写入数据，但只能一次性写入，之后不能更改。

适于存储中、小批量生产的程序和数据；EPROM数据可通过紫外线擦除，重新写入。

可擦除数百次，
写入一个字节需50ms 。

适用于开发研制阶段存储数据和程序，并可经常修改；E2PROM 数据可通过电擦除，因此在工作时间可随时擦写。

可擦除数10~1000万次，写入一个字节需20ms 。

适合于信息量不大，经常要改写，掉电后仍保存的场合。

9.3试用ROM 阵列图实现下列一组多输出逻辑函数
F1(A,B,C)=AB+A B+BC
F2(A,B,C)=m(3,4,5,7)
F3(A,B,C)=A B C+A BC+ABC+AB C+ABC 解：
图9.3.1 题9.3 9.4 用适当规模PROM 设计2输入被加数及加数分别为a2a1和b2b1，低位来的进位是CI ，输出本位和21以及向高位的进位CO2。

解：阵列图如图所示：
1
1 1
A
B
C F 1 F 2 F 3
a 1
b 1b 2a 2
图9.3.3 题9.5（1）的阵列图
图9.3.4 题9.5（2）的阵列图
9.6 ROM和RAM的主要区别是什么？它们各适用于那些场合？
答：主要区别是ROM工作时只能读出，不能写入，但断电以后所存数据不会丢失；
RAM工作时能对位读写，但掉电以后数据丢失。

ROM适用于存放固定信息；
RAM适用于存放暂存信息。

9.7 有容量为256×4,64K×1,1M×8,128K×16为的ROM,试分别回答:
(1)这些ROM有多少个基本存储单元?
(2)这些ROM每次访问几个基本存储单元?
(3)这些ROM个有多少个地址线?
答: (1) 分别有1024个,1024×64个,1M×8,128K×16个（2）分别为4个,1个,8个,16个
（3）分别有2, 16,20,17条地址线
9.82114RAM（1024×4位）的存储器为64×64矩阵，它的地址输入线，行地址输入线，
列地址输入线，输入/输出线各是多少条？每条列选择输出线同时接几位？
答：地址输入线10条；
行地址输入线6条；
列地址输入线4条；
输入输出线4条；
每条列选输出线同时接四位。

9.9 试用5位扩展方法将两片256×4位的RAM组成一个256×8的RAM，画出电路图。

图9.3.5 题9.9的RAM扩展图
9.10 用2114构成2K×8的静态存储器，画出逻辑图
（参阅教材P236例9.2.1）
9.11说明串行存储器与ROM、RAM的区别。

串行存储器根据不同可分为哪几种形式？
根据移位寄存器采用的类型不同又分为哪几种？
答：（1）SAM工作时既可读出又可写入，这一点相当于RAM而不同于ROM，但RAM
可对位读写，而SAM中数据是按次序串行写入或读出，读写时间较长，但是是非破坏性读写。

（2）按结构分类可分为：先进先出、先进后出。

（3）可分为MOS移位寄存器型SAM和CCD移位寄存器型SAM。

10.1PLD器件有哪几种分类方法？按不同的方法划分PLD器件分别有哪几种类型？
解：PLD器件通常有两种分类方法：按集成度分类和按编程
方法分类。

按集成度分类，PLD器件可分为低密度可编程逻辑器件（LDPLD）和高密度可编程逻辑器件（HDPLD）两种。

具体分类如下：
按编程方法分类，PLD器件可分为一次性编程的可编程逻辑器件、紫外线可擦除的可编程逻辑器件、电可擦除的可编程逻辑器件和采用SRAM结构的可编程逻辑器件四种。

10.2 PLA、PAL、GAL和FPGA等主要PLD器件的基本结构是什么？
解：PLA的与阵列、或阵列都可编程；PAL的与阵列可编程、或阵列固定、输出结构固定；GAL的与阵列可编程、或阵列固定、输出结构可由用户编程定义；FPGA由CLB、IR、IOB 和SRAM构成。

逻辑功能块（CLB）排列成阵列结构，通过可编程的内部互连资源（IR）连接这些逻辑功能块，从而实现一定的逻辑功能，分布在芯片四周的可编程I/O模块（IOB）提供内部逻辑电路与芯片外部引出脚之间的编程接口，呈阵列分布的静态存储器（SRAM）存放所有编程数据。

10.3PAL器件的输出与反馈结构有哪几种？各有什么特点？解：PAL器件的输出与反馈结构有以下几种：
（1）专用输出结构：输出端为一个或门或者或非门或者互补输出结构。

（2）可编程输入/输出结构：输出端具有输出三态缓冲器和输出反馈的特点。

（3）寄存器输出结构：输出端具有输出三态缓冲器和D 触发器，且D触发器的Q端又反馈至与阵列。

（4）异或输出结构：与寄存器输出结构类似，只是在或阵列的输出端又增加了异或门。

10.4试分析图P10.4给出的用PAL16R4构成的时序逻辑电路的逻辑功能。

要求写出电路的激励方程、状态方程、输出方程，并画出电路的状态转移图。

工作时，11脚接低电平。

图中画“×”的与门表示编程时没有利用，由于未编程时这些与门的所有输入端均有熔丝与列线相连，所以它们的输出恒为0。

为简化作图，所有输入端交叉点上的“×”不再画，而改用与门符号里面的“×”代替。

（提示：R为同步清0控制端，C为进位信号输出端）
解：电路的逻辑功能：
输出为循环码的模16加法计数器，R为同步清0控制端，1有效，C为进位信号输出端，为0时，表示计数器处于最大值。

10.5 GAL和PAL有哪些异同之处？各有哪些突出特点？解：GAL和PAL相同之处：基本结构都是与阵列可编程，或阵列固定的PLD。

相异之处：PAL的输出结构固定，而GAL的输出结构可由用户编程确定；相当一部分的PAL器件采用熔断丝工艺，而GAL器件采用EECMOS工艺。

突出特点：用PAL器件设计电路时，不同的应用场合，应选用不同型号的PAL器件，且相当一部分的PAL器件为一次性编程。

同一型号的GAL器件可应用于不同的设计场合，且可多次编程。

10.6 GAL16V8的OLMC有哪几种具体配置？
解：在SYN、AC0、AC1（n）的控制下，OLMC可配置成5种不同的工作模式：
（1）SYN=1，AC0=0，AC1（n）=1时，为专用输入模式；
（2）SYN=1，AC0=0，AC1（n）=0时，为专用组合输出模式；
（3）SYN=1，AC0=1，AC1（n）=1时，为反馈组合输出模式；
（4）SYN=0，AC0=1，AC1（n）=1时，为时序电路中的组合输出模式；
（5）SYN=0，AC0=1，AC1（n）=0时，为寄存器输出模式；
10.7 ispGAL16Z8在结构上与GAL16V8相比有哪些异同之处？
解：ispGAL16Z8除了包含有GAL16V8的结构外，比GAL16V8增加了4条引线：数据时钟DCLK，串行数据输入SDI，串行数据输出SDO及方式控制MODE；增加了与编程有关的
附加控制逻辑和移位寄存器。

10.8 GAL16V8的电子标签有什么作用？它最多由几个字符组成？加密后电子标签还能否读出？
解：电子标签起到标识作用，可供用户存放各种备查的信息，如器件的编号、电路的名称、编程日期、编程次数等。

电子标签最多可由8个字节的任意字符组成。

它不受加密位的控制，随时都可访问读出。

10.9 GAL16V8用作时序逻辑设计时，其时钟和输出使能信号怎样加入？输出使能信号是高电平有效还是低电平有效？
解：GAL16V8用作时序逻辑设计时，1脚接时钟信号CLK，11脚接输出使能信号OE，OE为低电平有效。

10.10GAL16V8每个输出最多可有多少个乘积项？如要求用GAL16V8来实现包含9个乘积项的函数F=PT1+ PT2+ PT3+ PT4+ PT5+ PT6+ PT7+ PT8+ PT9，怎么办？
解：GAL16V8每个输出最多可有8个乘积项。

令F1= PT1+ PT2+ PT3+ PT4+ PT5+ PT6+ PT7，用2个OLMC来实现函数F（此时GAL16V8的OLMC工作在反馈组合输出模式，最多能实现7个乘积项相加），一个OLMC实现7个乘积项相加（即函数F1），从相应的芯片引脚输出并反馈到与阵列，使F1作为一个输入项，另一个OLMC实现F1和PT8、PT9相加，从相应的芯片引脚输出，从而实现函数F。

10.11 Xilinx公司LCA系列的FPGA由哪几种逻辑单元组成？这些逻辑单元分别起什么作用？
解：Xilinx公司LCA系列的FPGA由可编程逻辑模块（CLB）、可编程I/O模块（IOB）、可编程互连资源（IR）和静态存储器（SRAM）4种逻辑单元组成。

CLB用来实现规模不大的组合或时序逻辑电路；IOB用来连接内部逻辑电路与芯片外部引出脚；IR用来连接CLB与CLB，CLB与IOB，实现复杂的逻辑功能；SRAM存放编程数据。

10.12XC2000系列的CLB的组合逻辑电路的输入线和输出线各有几根？能够实现什么样的逻辑函数？
解：XC2000系列的CLB的组合逻辑电路有4个输入线（A、B、C、D）和2个输出线（X、Y）。

能够实现4变量组合逻辑函数、或两个3变量的组合逻辑函数、或含有A、B、C、
D、Q五个变量的组合逻辑函数。

10.13 XC2000系列的IOB能够配置为哪几种IO形式？
解：XC2000系列的IOB能够配置为5种IO形式：组合输入、寄存器输入、组合输出、带三态控制的输出缓冲、双向I/O。

10.14 XC2000系列的IR有哪几种形式？分别起什么作用？解：XC2000系列的IR可分为三类：金属线、开关矩阵和可编程连接点。

金属线又可分为通用互连、直接互连和长线三
种，金属线是连接各模块的通道，形成由多个CLB、IOB组成的电路；开关矩阵、可编程连接点都为可编程开关，用来连接各金属线段。

10.15 ispLSI器件在结构上分为几个部分？
解：ispLSI器件在结构上分为5个部分：通用逻辑模块（GLB）、集总布线区（GRP）、输出布线区（ORP）、输入/输出单元（IOC）和时钟分配网络。

10.16 ispLSI 1000 系列的GLB分几个部分？各有什么功能？
解：ispLSI 1000 系列的GLB分为4个部分：与阵列、乘积项共享阵列、4输出逻辑宏单元和控制逻辑。

与阵列：形成20个乘积项。

乘积项共享阵列：允许GLB 的4个输出共享来自与阵列的20个乘积项。

4输出逻辑宏单元：用于实现组合输出或时序输出。

控制逻辑：用于产生时钟信号、复位信号、输出使能信号。

10.17 ispLSI器件中乘积项有多种用途，请列出ispLSI 1000 系列20个乘积项的功能。

解：乘积项0，4，8，13可作为异或门的输入，或作为或门的输入，或直接作为触发器的输入。

乘积项12，17，18，19可不加入相应的或门，乘积项12用作乘积项时钟或复位信号，乘积项19可用作复位信号或输出使能信号。

其余乘积项作或门的输入。

11.1什么是硬件描述语言？与其它HDL语言相比，用VHDL 语言设计电子线路有什么优点？
解：可以描述硬件电路的功能，信号连接关系及定时关系的一种语言，称为硬件描述语言。

和其它HDL语言相比，VHDL语言的优点如下：
1．易于共享和交流。

易于将VHDL代码在不向的工作平台（如工作站和PC机）和开发工具之间交换。

2．设计结果与工艺无关。

设计者可以专心致力于其功能，即需求规范的实现，而不需要对不影响功能的与工艺有关的因素花费过多的时间和精力。

3．设计方法灵活、支持广泛。

VHDL语言可以支持自上而下（Top Down）和基于库（Library-Based）的设计方法，支持同步电路、异步电路、FPGA以及其它随机电路的设计。

4．系统硬件描述能力强。

VHDL语言具有多层次描述系统硬件功能的能力，可以从系统的数学模型直至门级电路。

另外，高层次的行为描述可以与低层次的RTL描述和结构描述混合使用。

11.2 试简述用VHDL语言设计电子线路的一般流程。

解：所谓用VHDL设计是指由设计者编写代码，然后用模拟器验证其功能，再把这些代码综合成一个与工艺无关的网络表，即翻译成由门和触发器等基本逻辑元件组成的原理图
（门级电路），最后完成硬件设计。

VHDL的一般设计流程如下图P11.2所示，分5步进行。

图P11.2 VHDL的一般设计流程
第1步：系统分析和划分。

第2步：行为级描述和仿真。

第3步：RTL级描述和仿真。

第4步：逻辑综合。

第5步：电路物理实现。

11.3 VHDL语言由几个设计单元组成？分别是什么？哪些部分是可以单独编译的源设计单元？
解：VHDL语言由实体（entity）、结构体（architecture）、配置（configuration）、包集合（package）和库（library）5个部分组成。

前4种是可分别编译的源设计单元。

11.4 对下面的功能写一个实体(component_a)和一个结构体(rtl)
d_out <＝(a_in and b_in) and c_in ;
类型指定为std_logic。

解：entitycomponent_a isport
(a_in,b_in,c_in:instd_logic;d_out:
outstd_logic);endcomponent_a; -- 实体architecturertl ofcomponent_a isbegin
d_out <＝(a_in and b_in) and c_in ;
endrtl; -- 结构体
11.5 一个程序包由哪两部分组成？包体通常包含哪些内容？
解：一个程序包由下面两部分组成：包头部分和包体部分。

包体(body)由包头中指定的函数和过程的程序体组成，描述包头中所说明的子程序（即函数和过程）的行为，包体可以与元件的一个architecture类比。

11.6 数据类型bit在哪个库中定义？哪个（哪些）库和程序包总是可见的？
解：数据类型bit在标准库std中定义。

VHDL标准中规定工作库work、标准库std及std库中的standard程序包总是可见的。

11.7 VHDL语言中，3类数据对象——常数、变量、信号的实际物理含义是什么？
解：常数是一个恒定不变的值，在数字电路设计中常用来表示电源和地等。

变量是一个局部量，用来暂时保存信息，与硬件之间没有对应关系。

信号是电子电路内部硬件连接的抽象，是一个全局量，它对应地代表物理设计中的某一条硬件连接线。

11.8 变量和信号在描述和使用时有哪些主要区别？
解：变量只能在进程（process）和子程序（包括函数。