VHDL设计方法

Std_Logic数据类型

IEEE 1164中定义的一种数据类型，它包含9种取值分别为： ’X‟ 强未知 用于仿真 ’0’ 强0 用于综合与仿真 ’1’ 强1 用于综合与仿真 ’Z‟ 高阻 用于综合与仿真 ’W‟ 弱未知 用于仿真 ’L‟ 弱0 用于综合与仿真 ’H‟ 弱1 用于综合与仿真 ’_’ 忽略 用于综合与仿真 „U‟ 未初始化 用于仿真 只有前4种取值具有实际物理意义，其他的是为了与模拟环 境相容才保留的。
端口模式端口数 据类型 实体结束
rst d[7:0] clk

q[7:0] co
Generic
类属参量 一种端口界面常数，用来规定端口的大小、 实体中子元件的数目等 与常数不同，常数只能从内部赋值而类属参量 可以由实体外部赋值 数据类型通常取Integer或Time 综合器仅支持数据类型为整数的类属值。
Synthesis Compiler
Timing Analysis Netlist Text Output Simulation Waveform
Place/Route
Test Vectors
典 型 的 仿 真 流 程
VHDL Library
VHDL Model
VHDL TestBench
Simulation Compiler

数据类型
记录类型 TYPE Month_Name IS (Jan,Fab,Mar,Apr,May,Jun,Jul,Aug,Sep,Oct,Nov,Dec); TYPE date IS RECORD day : Integer RANGE 1 TO 31; month : Month_Name; year : Integer RANGE 0 to 3000; END RECORD; VARIABLE today : date; today : =(15, may, 1995);
VHDL特点


与其他的硬件描述语言相比，VHDL具有更强的行为描述能 力 VHDL丰富的仿真语句和库函数，使得在设计的早期就能查 验设计系统的功能可行性，随时可对设计进行仿真模拟 VHDL语句的行为描述能力和程序结构决定了他具有支持大 规模设计的分解和已有设计的再利用功能 对于用VHDL完成的一个确定的设计，可以利用EDA工具进 行逻辑综合和优化，并自动的把VHDL描述设计转变成门级 网表 VHDL对设计的描述具有相对独立性，设计者可以不懂硬件 的结构，也不必管理最终设计实现的目标器件是什么，而进 行独立的设计

PORTS
端口（PORT）是实体的一部分 – PORT 类似于器件的管脚，主要用于信号的传输 – PORT 一般有 Name, Mode, 和 Type 端口说明格式 PORT （[SIGNAL] Name：Mode Type [BUS] [:=表达式 ] ，… ）

端口模式
Entity
IN： 数据只能从端口流入实体 OUT： 数据只能从端口流出实体 INOUT： 数据从端口流入或流出实体 BUFFER： 数据从端口流出实体，同时可被 内部反馈
VHDL设计方法
—用VHDL语言实现可编程数字系统设计
VHDL设计方法
VHDL概述
VHDL的设计单元
VHDL的基本语法结构
第一部分
VHDL 概述
VHDL的含义
VHSIC (Very High Speed Integrated Circuit) Hardware Description Language
Std_Logic数据类型
它是数字电路设计的工业标准逻辑类型 它增加了VHDL语言编程、综合和仿真的灵活性 在多值逻辑系统中STD_LOGIC和 STD_LOGIC_VECTOR 用于取代 BIT 和 BIT_VECTOR 若电路中有三态逻辑(Z) 必须用STD_LOGIC 和 STD_LOGIC _VECTOR 要使用这种类型代码中必须申明库和程序包说明语句 LIBRARY ieee; USE ieee.std_logic_1164.ALL;
实体

类似一个“黑盒”，实体描述了“黑盒”的输 入输出口
黑盒
rst q[7:0] d[7:0] co clk
实体举例
ENTITY black_box IS Generic ( constant width : integer := 7；); PORT ( 关键字 IN std_logic; clk, rst: d: 类属参量 IN std_logic_vector(width DOWNTO 0); 端口定义 OUT std_logic_vector(width DOWNTO 0); q: co: OUT std_logic); 黑盒 END black_box;
数据类型
枚举类型：用户定义的数据类型 例： TYPE traffic_light IS (red, yellow,green ) TYPE int IS RANGE 0 TO 100 signal a ： traffic_light ； 数组类型：分一维数组和二维数组，限定性和非限定性数组 例： TYPE Bit_Vector IS ARRAY (Natural RANGE<>) OF Bit; TYPE Word IS ARRARY (31 downto 0) OF Bit; SUBTYPE：子类型，一般用来对其父类型加以限制 例： SUBTYPE Std_Logic IS resolved Std_Ulogic TIME：时间类型，范围和整型一样，表达时要包括数值和 单位两部分。单位包括：fs、ps、ns、us、ms、sec、min、 hr。一般用于仿真，对于逻辑综合来说意义不大。
VHDL历史
1982年， 诞生于美国国防部赞助的VHSIC项目 1987年底，VHDL被IEEE和美国国防部确认为标
准硬件描述语言 ，即IEEE-1076（简称87版)
1993年，IEEE对VHDL进行了修订，公布了新版
本的VHDL，即IEEE标准的1076-1993（1164）版本
1996年，IEEE-1076.3成为VHDL综合标准
数据类型



BIT ：位类型，其值只能为 ‘0’或 '1„ BIT_VECTOR ：位矢量类型，是基于BIT数据类型的数组。 使用位矢量必须注明宽度，即数组中的元素个数和排列。 BOOLEAN：布尔类型，其值可为 „TRUE‟或‘FALSE‟ INTEGER：整型，范围为-214783647到214783647（232-1）， 综合时，要对范围加以限制。常用于循环语句的循环次数、 常量、数学函数或模式仿真 Natural：自然数类型，整型的子类型，含零和正整数 Positive：正整数类型，整型的子类型，含非零和非负整数 REAL：浮点类型，范围为：-1.0E38到1.0E38很多综合器 不支持该类型，仅能在仿真器中使用。
数据对象—常数
指在设计中不会变的值 改善代码可读性，便于代码修改 必须在程序包、实体、构造体或进程的说明区 域加以说明，是全局量 一般要赋一初始值 保留字——CONSTANT 例： CONSTANT Width : Integer :=8；

数据对象－信号
可代表连线、内连元件或端口。 用“<=”来给信号赋值 SIGNAL SIGNAL Count: Bit_Vector(3 downto 0); IF Rising_Edge(clk) THEN Count<=Count+1; END IF; 信号在Package、Entity、Architecture 中声明， 是全局量。
Simulation Model
Test Vectors
Waveform
VHDL Simulation
Text Output
第二部分
VHDL的设计单元
VHDL的设计单元

Entity(实体) 用来说明模型的外部输入输出特征 Architecture(构造体) 用来定义模型的内容和功能 每一个构造体必须有一个实体与它相对应，所 以两者一般成对出现
clk int as
构造体
用来描述实体的内部结构和逻辑功能 必须和实体（ENTITY）相联系 一个实体（ENTITY）可以有多个构造体 构造体的运行是并发的 构造体描述方式包括： —行为描述 —结构描述 —混合描述

结构体基本结构
ARCHITECTURE <architecture_name> OF <entity_name> IS
VHDL与其他HDL比较
VHDL
—“告诉我你想要电路做什么，我给你提供能 实现这个功能的硬件电路”
—和VHDL类似 —“告诉我你想要什么样的电路，我给你提供 这样的电路”
Verilog
ABEL、AHDL
典 型 的 综 合 流 程
VHDL Library
VHDL Model
Technology Library
练习一答案
LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY my_design IS PORT ( d: IN std_logic_vector(11 DOWNTO 0); oe, clk: IN std_logic; ad: INOUT std_logic_vector(11 DOWNTO 0); a: OUT std_logic_vector(11 DOWNTO 0); my_design int: OUT std_logic; as: BUFFER std_logic); ad[11:0] d[11:0] END my_design; a[11:0] oe
——说明语句 结构体 相对应的 BEGIN 结构体保留字 名称 说明结构体所用的内部信 实体名 号及数据类型，如果使用 ——并行语句信号赋值 结构体结束标 元件例化，则在此说明所 志（保留字） ——进程（process)，顺序语句描述设计 用的元件 构造体描述的开 ——元件例化（component instantiations) 始标志（保留字） END <architecture_name> ;