基于PowerPC的雷达通用处理机设计_史鸿声
合集下载
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
(3)具有千兆以太网交换 , 连接到所有 8640D 处理器 , 并支持后插板上的对外数据通讯 ;
(4)具有 RapidIO 交换 , 连接到所有处理器 , 每个处理器的数据带宽可达 20Gbit/ s , 对外提供 4 个 4x RapidIO , 总交换带宽 80Gbit/ s ;
(5)具有 P CI-E 交换 , 连接到所有处理器和外 部数据通讯 ,每个处理器的连接带宽可达 32Gbit/ s 。
关键词 :雷达 ;信号处理 ;VP X 总线标准 ;Pow er PC 处理器
中图分类号 :T N957 文献标识码 :A 文章编 号 :1672-2337(2011)02-0140-04
Design of Radar Signal Processor Based on PowerPC
S HI Hong-sh eng (N o .38 Research In sti tu te o f CE TC , He f ei 230088 , Ch ina)
(2)集成度高 内部集成内存控制器 、高速串行 通信接口 、以太网控制器等多种设备 , 外部电路设计 简单 ;
(3)矢量浮点运算能力强 在 1 GH z 频率下的 峰值运算能力可达 16GFLOPS ;
(4)功耗较低 典型功耗 15 .7 ～ 22W , 比 x86 系 列提供了更好的性能/ 功耗比 ;
3 .3 性能指标 整个雷达通用处理机完成工程设计后达到的 性能指标如下 :
(1)单板具有 4 个 8640D 双核处理器 , 共 8 个 处理内核 , 总浮点运算能力可达 64GF LOPS ;
(2)每个处理器采用 2GB 、667 M Hz 的 DDR2 SDRAM 存储器 , 共 8GB 的高速存储空间 ;
Abstract : A hig h pe rfor mance rada r g ene ral processor is prese nted in this pape r .It uses 4 chips of Po we rPC as its central pr ocesso r and the V PX bus standard is adopted, w hich meets the requirements of ge nera lization , serializatio n and standardizatio n.T he applications o f P ow erPC ge nera l processor and Ra pidIO high speed se rial interface enable the pr ocesso r to have stro ng pro cessing capability and data ex cha ng e capability , excellent univ ersality , reconfig urability and expansibility .T he pr ocesso r chooses V xW orks opera tion system and V SIP L math library to impro ve the efficiency of softw are development .Finally , the feasibility of rada r general pr ocessing by using g ener al processor instead of DSP is pro ved thr ough SA R r eal-time imag e pr ocessing and perfo rmance ev aluatio n in this paper .
月
Radar
雷达科学与技术
Science and Technology
Hale Waihona Puke Vo l.9A pril
N o .2 20 11
＊
基于 Pow erPC 的雷达通用处理机设计
史鸿声
(中国 电子科技集团公司第三十八研究所 , 安徽合肥 230088)
摘 要 :介绍了一种高性能雷达 通用处理机 , 以 4 片 P owe rPC 高性能通用处理器为核 心 , 采用 V PX 总 线标准 , 符合通用化 、标准化 、系 列化的要求 。 处理机 采用 P ow erPC 通用处 理器和 RapidIO 高速串 行接口 , 具有较强的处理能力和数据交换能 力 , 较好的 通用性 、可重 构性和扩 展性 ;采用 V xW or ks 实时操 作系统 和 V SI PL 数学函数库 , 提高软件开发效率 。 最后通过合 成孔径 雷达(SA R)实 时成像处 理和性 能评估 , 验 证了 通用处理器替代 DSP 作雷达通用处理的可行性 。
图 1 雷达通用处理机系统架构
图 2 Pow er PC 8640D 的内部结构
严格地说 , 8640D 已不是纯粹的处理器 , 而是 一个高集成度主控处理模块 , 它具有以下特点[ 2] :
(1)双核处理器 具有两个 e600 内核 , 支持对 称多处理器(SMP)结构 , 便于组成多处理器并行处 理系统 ;
1 4 2
雷达科学与技术
第 9 卷第 2 期
CP L D3 则用于处理机的系统管理与系统级调试 , 连接到板上的 I2 C 管理总线 、JT AG 调试 、实时时 钟 、系统同步时钟 、电源管理等模块 。处理机还设 计有专门的电源管理和温度监 控模块 , 提 供电源 监控与过热保护 。
3 .2 接口设计 处理机的接口遵循 VPX 总线标准 , 具有 P 0 ～ P6 共 7 个 RT 2 连接器 。 其中 P0 为电源 、系统管 理与调试专用连接器 , 提供 +12V 和 +5 V 两种电 源 , 提供系统 JT AG 调试接口 、系统同步时钟以及 I2C 总线的系统管理与监控接口 。 P 1 为 RapidIO 互连接口 , 采用 RT 2 差分连接器 , 提供 4 路 4x RapidIO 高速通道 , 每路带宽为 20 Gbit/ s , 可采用全 互连或者集中交换的形式与其他板卡通信 。P 2 默 认为 VM E 接口 , 这里不使用 。 P3 ～ P6 为自定义接 口 , 其中 P4 提供 2 路千兆以太网和 4 路串口 , 用于 调试和以太网互连 ;P5 用于 PCI-E 设备扩展 , 提供 到后插板的 8x PCI-E 接口 ;P6 用于 FPGA 扩展通 用接口如通用接口 GPIO 和高 速串行 GT P , GPIO 提供 16 路 LVDS , GTP 提供 8 路 6 .25Gbit/ s 的高速 串行差分 , P4 ～ P6 均采用 RT2 差分连接器 。
Key words: radar ;sig nal processing ;V P X bus standard ;Pow erP C pr ocesso r
1 引 言
雷达信息处理通常采用高性能 DSP 处理器实 现 。 但 DSP 的算法设计难度较高 , 软件继承性也 比较差 。 随着电 子技术的发展 , 各种高性 能器件 如 FPGA 、CP U 等不断涌现 , 雷达信息处理系统的 模块化 、通用化 、组合化已基本实 现 , 系统 开发的 工作重点和难点已从硬件开发转向面向通用平台 的软件开发 。从 软件开发的角度 , 以模块 化为基 础 , 在更高层次上进行 雷达信息处理设计 是发展 趋势 , 在这方面“通用处理器 +实时操作系统” 的 组合占有较大的优势 。 基于通用处理器的设计还 可以扩展到后续任务如雷达组网 、目标识别 、二次 雷达 、大型指控系统等多种用途 , 具有广泛的应用 前景 。
2 .1 处理器选择 当前常用于雷达信息处理的是 P ow erPC 处理 器系列 , 其内置的 AltiVec 模块提供了 SIM D 结构 的浮点矢量运算硬件加速单元 , 具有很高的运 算 性能[ 1] 。 8640D 是最新的 型号 , 采用了双 e600 核
收稿日期:2010-12-20 ;修回日期 :2011-03-08
＊
2011 年第 2 期
史鸿声 :基于 P ow erPC 的雷达通用处理机设计
1 4 1
结构 , 具有高集成度和低功耗设计等优点 , 其内部 结构如图 2 所示 。
传输技术 , 因此不能再使用基于 PCI 并行共享总线 的 CPCI 总线标准 。 这里选择 VPX 作为新型雷达 信号处理机的总线标准 。 VPX 总线作为新一代通 用总线标准[ 3] , 其主要特点是 :(1)背板连接器大量 使用高速差分连接器 , 目前最高速率可达 10Gbit/ s ; (2)背板互连采用 RapidIO 互联协议 , 全互连通信和 集中交换两种多板通信结构 ;(3)单板可支持 200W 的电源和散热 , 并具有加固散热标准 。 VPX 相对于 其他总线标准优势明显[ 4] , 已得到了大多数厂商的 支持 , 进入大规模推广和使用阶段 。
4 .2 软件开发 处理机采用 VSIP L 数学函数库进行模块化软 件开发 , 从而提高代码效率 , 降低开发难度 。VSIP L 函数库基于科学和工程计算方面发展成熟的许 多已有数学函数库 , 支持以下运算 :
基 ○ 本标量运算 ; 基 ○ 本向量操作 ; 随 ○ 机数生成 ; ○ 信号处理相关 :FF T 、滤波器 、相关和卷积等 ; 线 ○ 性代数相关 :基本矩阵操作 、线性系统 、最
2 系统设计
雷达信息处理的特点是实时性强 、数据量大 , 带来高性能计算和高速数据传输的需求 。 目前业 界主要采用多处理器并行技术和高速串行数据传 输技术搭建雷 达通用处理机 , 系统 架构如图 1 所 示 。除了数字波束形成(DBF)必须用 F PGA 实现 外 , 其他工作都可以采用通用处 理器上的 C 语言 模块化编程的方式完成 。
图 3 雷达通用处理机的系统结构
3 .1 处理节点设计 处理机采用 4 个 8640D 双核处理器构成 4 个 处 理 节 点 。 每 片 8640D 外 接 双 通 道 的 DDR2 SDRAM , 容量为 2 GB , 位宽 64 bit ;外接 256 MB 、 16bi t 的 F lash ROM , 用于系统和用户数据存储 。 8640D 通过 CPL D 完成上电参数配置 , CP LD1 配 置处理节点 A 和 B , CP LD2 配置处理节点 C 和 D 。
(5)可运行操作系统 便于多任务管理和调度 。 基于 P ow erPC 处理器的高性能通用处理机在 国外已得到了大量使用 。
2 .2 总线标准选择 新型雷达通用处理机大量采用了高速串行数据
3 硬件设计
通用处理机采用 VPX 6U 标准 , 由于 尺寸和 功率限制 , 处理机每个通用处理插 件上采用 4 片 8640D 处理器 。 处理器之间 , 以及处理机对外的数 据交换均通过 RapidIO 高速串行传输以及千兆以 太网通信完成 , 处理器之间还 可通过 PCI-E 交 换 实现高速数据传输 , 并对外提供一个 PCI-E 接口 , 用以扩展后插板设备 。系统还通过 FPGA 扩展了 通用接口 GPIO 和通用高速串行接口 GT P , 提高 设计的通用性和灵活性 。 通用处理机的结构如图 3 所示。
数据处理阶段数据处理阶段的任务是点迹处理和航迹处理常用算法有最小二乘滤波卡尔曼滤波交互多模型跟踪滤波不敏滤波粒子滤波基于tbd的目标提取技术结束语随着通用处理器技术的飞速发展基于多核通用处理器和实时操作系统的雷达通用处理机将更富竞争力采用通用处理器替代dsp专用处理器应是发展趋势
第 2 01 1
2期 年4
4 软件设计
4 .1 操作系统
操作系统选用美国 风河公司支持 SM P 功能 的实时系统 WindRiv er Vx Works 6 .7 , 调试 开发
环境选 用 WindRiver Wo rkbench3 .0 。 主 要使 用 C/ C ++通用编程语言开发雷达信息处理应用软 件 , 直接在 Wi ndow s/ Linux 平台下完成代码的编 写 、调试和编译 。 与 DSP 编程相比 , 采用 C/ C ++ 语言编写的雷达信息处理算法代码易编 、易读 、易 重用 , 降低了开发人员的开发难度 , 提高了开发效 率 , 减少了重复工作量 。
(4)具有 RapidIO 交换 , 连接到所有处理器 , 每个处理器的数据带宽可达 20Gbit/ s , 对外提供 4 个 4x RapidIO , 总交换带宽 80Gbit/ s ;
(5)具有 P CI-E 交换 , 连接到所有处理器和外 部数据通讯 ,每个处理器的连接带宽可达 32Gbit/ s 。
关键词 :雷达 ;信号处理 ;VP X 总线标准 ;Pow er PC 处理器
中图分类号 :T N957 文献标识码 :A 文章编 号 :1672-2337(2011)02-0140-04
Design of Radar Signal Processor Based on PowerPC
S HI Hong-sh eng (N o .38 Research In sti tu te o f CE TC , He f ei 230088 , Ch ina)
(2)集成度高 内部集成内存控制器 、高速串行 通信接口 、以太网控制器等多种设备 , 外部电路设计 简单 ;
(3)矢量浮点运算能力强 在 1 GH z 频率下的 峰值运算能力可达 16GFLOPS ;
(4)功耗较低 典型功耗 15 .7 ～ 22W , 比 x86 系 列提供了更好的性能/ 功耗比 ;
3 .3 性能指标 整个雷达通用处理机完成工程设计后达到的 性能指标如下 :
(1)单板具有 4 个 8640D 双核处理器 , 共 8 个 处理内核 , 总浮点运算能力可达 64GF LOPS ;
(2)每个处理器采用 2GB 、667 M Hz 的 DDR2 SDRAM 存储器 , 共 8GB 的高速存储空间 ;
Abstract : A hig h pe rfor mance rada r g ene ral processor is prese nted in this pape r .It uses 4 chips of Po we rPC as its central pr ocesso r and the V PX bus standard is adopted, w hich meets the requirements of ge nera lization , serializatio n and standardizatio n.T he applications o f P ow erPC ge nera l processor and Ra pidIO high speed se rial interface enable the pr ocesso r to have stro ng pro cessing capability and data ex cha ng e capability , excellent univ ersality , reconfig urability and expansibility .T he pr ocesso r chooses V xW orks opera tion system and V SIP L math library to impro ve the efficiency of softw are development .Finally , the feasibility of rada r general pr ocessing by using g ener al processor instead of DSP is pro ved thr ough SA R r eal-time imag e pr ocessing and perfo rmance ev aluatio n in this paper .
月
Radar
雷达科学与技术
Science and Technology
Hale Waihona Puke Vo l.9A pril
N o .2 20 11
＊
基于 Pow erPC 的雷达通用处理机设计
史鸿声
(中国 电子科技集团公司第三十八研究所 , 安徽合肥 230088)
摘 要 :介绍了一种高性能雷达 通用处理机 , 以 4 片 P owe rPC 高性能通用处理器为核 心 , 采用 V PX 总 线标准 , 符合通用化 、标准化 、系 列化的要求 。 处理机 采用 P ow erPC 通用处 理器和 RapidIO 高速串 行接口 , 具有较强的处理能力和数据交换能 力 , 较好的 通用性 、可重 构性和扩 展性 ;采用 V xW or ks 实时操 作系统 和 V SI PL 数学函数库 , 提高软件开发效率 。 最后通过合 成孔径 雷达(SA R)实 时成像处 理和性 能评估 , 验 证了 通用处理器替代 DSP 作雷达通用处理的可行性 。
图 1 雷达通用处理机系统架构
图 2 Pow er PC 8640D 的内部结构
严格地说 , 8640D 已不是纯粹的处理器 , 而是 一个高集成度主控处理模块 , 它具有以下特点[ 2] :
(1)双核处理器 具有两个 e600 内核 , 支持对 称多处理器(SMP)结构 , 便于组成多处理器并行处 理系统 ;
1 4 2
雷达科学与技术
第 9 卷第 2 期
CP L D3 则用于处理机的系统管理与系统级调试 , 连接到板上的 I2 C 管理总线 、JT AG 调试 、实时时 钟 、系统同步时钟 、电源管理等模块 。处理机还设 计有专门的电源管理和温度监 控模块 , 提 供电源 监控与过热保护 。
3 .2 接口设计 处理机的接口遵循 VPX 总线标准 , 具有 P 0 ～ P6 共 7 个 RT 2 连接器 。 其中 P0 为电源 、系统管 理与调试专用连接器 , 提供 +12V 和 +5 V 两种电 源 , 提供系统 JT AG 调试接口 、系统同步时钟以及 I2C 总线的系统管理与监控接口 。 P 1 为 RapidIO 互连接口 , 采用 RT 2 差分连接器 , 提供 4 路 4x RapidIO 高速通道 , 每路带宽为 20 Gbit/ s , 可采用全 互连或者集中交换的形式与其他板卡通信 。P 2 默 认为 VM E 接口 , 这里不使用 。 P3 ～ P6 为自定义接 口 , 其中 P4 提供 2 路千兆以太网和 4 路串口 , 用于 调试和以太网互连 ;P5 用于 PCI-E 设备扩展 , 提供 到后插板的 8x PCI-E 接口 ;P6 用于 FPGA 扩展通 用接口如通用接口 GPIO 和高 速串行 GT P , GPIO 提供 16 路 LVDS , GTP 提供 8 路 6 .25Gbit/ s 的高速 串行差分 , P4 ～ P6 均采用 RT2 差分连接器 。
Key words: radar ;sig nal processing ;V P X bus standard ;Pow erP C pr ocesso r
1 引 言
雷达信息处理通常采用高性能 DSP 处理器实 现 。 但 DSP 的算法设计难度较高 , 软件继承性也 比较差 。 随着电 子技术的发展 , 各种高性 能器件 如 FPGA 、CP U 等不断涌现 , 雷达信息处理系统的 模块化 、通用化 、组合化已基本实 现 , 系统 开发的 工作重点和难点已从硬件开发转向面向通用平台 的软件开发 。从 软件开发的角度 , 以模块 化为基 础 , 在更高层次上进行 雷达信息处理设计 是发展 趋势 , 在这方面“通用处理器 +实时操作系统” 的 组合占有较大的优势 。 基于通用处理器的设计还 可以扩展到后续任务如雷达组网 、目标识别 、二次 雷达 、大型指控系统等多种用途 , 具有广泛的应用 前景 。
2 .1 处理器选择 当前常用于雷达信息处理的是 P ow erPC 处理 器系列 , 其内置的 AltiVec 模块提供了 SIM D 结构 的浮点矢量运算硬件加速单元 , 具有很高的运 算 性能[ 1] 。 8640D 是最新的 型号 , 采用了双 e600 核
收稿日期:2010-12-20 ;修回日期 :2011-03-08
＊
2011 年第 2 期
史鸿声 :基于 P ow erPC 的雷达通用处理机设计
1 4 1
结构 , 具有高集成度和低功耗设计等优点 , 其内部 结构如图 2 所示 。
传输技术 , 因此不能再使用基于 PCI 并行共享总线 的 CPCI 总线标准 。 这里选择 VPX 作为新型雷达 信号处理机的总线标准 。 VPX 总线作为新一代通 用总线标准[ 3] , 其主要特点是 :(1)背板连接器大量 使用高速差分连接器 , 目前最高速率可达 10Gbit/ s ; (2)背板互连采用 RapidIO 互联协议 , 全互连通信和 集中交换两种多板通信结构 ;(3)单板可支持 200W 的电源和散热 , 并具有加固散热标准 。 VPX 相对于 其他总线标准优势明显[ 4] , 已得到了大多数厂商的 支持 , 进入大规模推广和使用阶段 。
4 .2 软件开发 处理机采用 VSIP L 数学函数库进行模块化软 件开发 , 从而提高代码效率 , 降低开发难度 。VSIP L 函数库基于科学和工程计算方面发展成熟的许 多已有数学函数库 , 支持以下运算 :
基 ○ 本标量运算 ; 基 ○ 本向量操作 ; 随 ○ 机数生成 ; ○ 信号处理相关 :FF T 、滤波器 、相关和卷积等 ; 线 ○ 性代数相关 :基本矩阵操作 、线性系统 、最
2 系统设计
雷达信息处理的特点是实时性强 、数据量大 , 带来高性能计算和高速数据传输的需求 。 目前业 界主要采用多处理器并行技术和高速串行数据传 输技术搭建雷 达通用处理机 , 系统 架构如图 1 所 示 。除了数字波束形成(DBF)必须用 F PGA 实现 外 , 其他工作都可以采用通用处 理器上的 C 语言 模块化编程的方式完成 。
图 3 雷达通用处理机的系统结构
3 .1 处理节点设计 处理机采用 4 个 8640D 双核处理器构成 4 个 处 理 节 点 。 每 片 8640D 外 接 双 通 道 的 DDR2 SDRAM , 容量为 2 GB , 位宽 64 bit ;外接 256 MB 、 16bi t 的 F lash ROM , 用于系统和用户数据存储 。 8640D 通过 CPL D 完成上电参数配置 , CP LD1 配 置处理节点 A 和 B , CP LD2 配置处理节点 C 和 D 。
(5)可运行操作系统 便于多任务管理和调度 。 基于 P ow erPC 处理器的高性能通用处理机在 国外已得到了大量使用 。
2 .2 总线标准选择 新型雷达通用处理机大量采用了高速串行数据
3 硬件设计
通用处理机采用 VPX 6U 标准 , 由于 尺寸和 功率限制 , 处理机每个通用处理插 件上采用 4 片 8640D 处理器 。 处理器之间 , 以及处理机对外的数 据交换均通过 RapidIO 高速串行传输以及千兆以 太网通信完成 , 处理器之间还 可通过 PCI-E 交 换 实现高速数据传输 , 并对外提供一个 PCI-E 接口 , 用以扩展后插板设备 。系统还通过 FPGA 扩展了 通用接口 GPIO 和通用高速串行接口 GT P , 提高 设计的通用性和灵活性 。 通用处理机的结构如图 3 所示。
数据处理阶段数据处理阶段的任务是点迹处理和航迹处理常用算法有最小二乘滤波卡尔曼滤波交互多模型跟踪滤波不敏滤波粒子滤波基于tbd的目标提取技术结束语随着通用处理器技术的飞速发展基于多核通用处理器和实时操作系统的雷达通用处理机将更富竞争力采用通用处理器替代dsp专用处理器应是发展趋势
第 2 01 1
2期 年4
4 软件设计
4 .1 操作系统
操作系统选用美国 风河公司支持 SM P 功能 的实时系统 WindRiv er Vx Works 6 .7 , 调试 开发
环境选 用 WindRiver Wo rkbench3 .0 。 主 要使 用 C/ C ++通用编程语言开发雷达信息处理应用软 件 , 直接在 Wi ndow s/ Linux 平台下完成代码的编 写 、调试和编译 。 与 DSP 编程相比 , 采用 C/ C ++ 语言编写的雷达信息处理算法代码易编 、易读 、易 重用 , 降低了开发人员的开发难度 , 提高了开发效 率 , 减少了重复工作量 。