FPGA DCM 学习 设计实例详解

DCM学习设计实例详解实验内容简介50MHZ内部时钟，输出55MHZ时钟波形以下将介绍如何建立向导和同步实验实验目的完成这个实验后，你将具备以下能力：1. 使用建立的向导来配置DCM组件2. 将配置的DCM组件应用于设计中3. 使用同步来分配管脚位置4. 完成设计，确认管脚的使用5. 下载设计到硬件中实验步骤这个例子包括四个主要步骤：1. 你需要用向导配置DCM,将DCM应用于VHDL/Verilog。

2. 使用PACE完成管脚的分配3. 完成下载设计4. 最后在硬件上进行测试对于每个指令集，以下例子都将有相应的过程你将会有相应的一步一步的说明指导和相关的插图提供更详细的资料。

如果你已经熟悉相应的步骤，可以跳过去。

设计总结这个实验利用UART时钟设计。

详细的说明可以参考UART_real_time_clock.pdf，这部分高度概括了设计的主要特征。

设计完成了一个实时时钟的设计，有时分秒的显示和闹钟提醒功能。

不同之处是使用了串口通讯。

这个设计要了解一些简单的ASCII命令，在编辑的时候使用backspace键进行修改。

回车键按下的时候一个命令完成。

当“KCPSM3>”命令出现的时候，设计准备接收一个命令。

“uclock”程序提供了一种区分方式，顶层和底层的区别就是，在进行分析之前，命令的转化在顶层。

不正确的命令将会产生一条“syntax error”信息，进行提示。

错误的时间值将提示出…无效时间…信息。

如果指令太多，设计不能同时处理的话，将会提示“overflow error”，溢出错误。

设计需要提供一个55 MHz时钟。

因为Spartan-3E开发板有50 MHz的晶振频率，你可以建立向导产生一个DCM输出55 MHz时钟用于本次设计。

建立向导配置一个DCM步骤1打开一个工程1. 如果你关闭了ISE™工程，选择路径Start ® Programs ® Xilinx ISE 8.2i ® Project Navigator2. 选择File ® Open Project3. 根据以下路径选择arwz_pace.iseVhdl 使用: c:\xu p\fpgaflow\labs\vhdl\lab2\arwz_paceVerilog使用: c:\xu p\fpgaflow\labs\veriloglab2\arwz_pace4. 点击打开设计的阐述中没有DCM组件。

使用建立向导来配置一个DCM组件使之输出一个55 MHz.的时钟。

1. 在源文件进程中，双击Create New Source如果没有找到源文件，确保有一个HDL源文件在源文件工程窗口中。

2. 在源文件窗口，选择IP (CoreGen & Architecture Wizard)，输入文件名my_dcm3. 点击Next4. 在选择类型窗口中，FPGA Features and Design g Clocking g Spartan-3E, Spartan-3A，然后选择Single DCM SP v8.2i (Figure 2-2)Figure 2-2. 建立向导选择包5. 点击Next，Finish6. 在Xilinx 时钟向导的建立窗口中，设置如下选项。

CLK0, CLKFX and LOCKED：选中RST ：不选Input Clock Frequency：50 MHzFigure 2-3. Xilinx Clocking Wizard – General Setup窗口7. 点击<Next>8. 在Xilinx Clocking Wizard – Clock Buffers窗口，保持默认设置，点击<Next>Figure 2-4. Xilinx Clocking Wizard – Clock Buffers窗口9. 在Xilinx Clocking Wizard – Clocking Frequency Synthesizer对话框中，输入55MHZ,作为输出频率，点击<Next>，<Finish>。

Figure 2-5. 指定DCM 的输出频率注意到一个新的文件(my_dcm.xaw )产生了，如图所示。

这个源文件只有在HDL源文件的设计模块建立后才有。

Figure 2-6. DCM各级列表显示将DCM加入一个Verilog的设计例程中步骤2aVHDL用户可以跳过下个单元。

步骤2b现在工程已经有了必要的文件，你可以将DCM部分加入你的设计中。

复制粘贴实例模板到uart_clock.v，连接信号。

1. 在选择了my_dcm.xaw后，进入Processes for Source窗口，双击View HDL Source，检验向导是否产生了源代码。

If the file does not appear in the text editor, double-click View HDL Source again.在View HDL Source中包含了几个部分：an IBUFG, a DCM, and two. BUFGs输入时钟CLKIN_IN驱动与DCM相连的IBUFG，两个输出时钟用来驱动两个BUFG。

所有的DCM属性都已通过了Verilog协议。

2. 在Sources in Project窗口，双击uart_clock.v，打开文本中的源代码。

3. 在Sources in Project窗口中选择my_dcm.xaw。

4. 在Processes for Source窗口，双击View HDL Instantiation Template，打开文本中的例程。

If the template does not appear in the text editor, double-click View HDL Instantiation Template again.5. 例程模块中my_dcm.tfi，复制instantiation module，将其粘贴到uart_clock.v。

插入DCM component。

6. 定义端口程序：my_dcm inst_my_dcm (.CLKIN_IN(clk),.CLKFX_OUT(clk55MHz),.CLKIN_IBUFG_OUT(),.CLK0_OUT(),.LOCKED_OUT(lock));注意：.CLKIN_IBUFG_OUT()端口支持RocketIO™接收器，因为目标板不是Virtex-II Pro™，这个端口将连接到一个虚拟信号。

7. 为55 MHz输出加入信号申明。

Signals for DCMwire clk55MHz;8. 加入一个锁定顶层模块的输出管脚module uart_clock( tx,rx,alarm,clk,lock);output tx;input rx;output alarm;input clk;output lock;注意：这个输出端将驱动Spartan-3板上的led1，它由DCM上的锁存信号驱动。

这可以向用户说明DCM 已经成功地将晶振频率锁定到50 MHz。

9. 点击File ® Save保存文件。

源文件my_dcm.xaw已经成功的插入到设计中的正确位置。

将DCM单元加入设计例程步骤2b接下来就是将DCM单元加入例程。

复制粘贴相应的模块到uart_clock.vhd，连接信号。

1. my_dcm.xaw选择后，到Processes for Source窗口，双击View HDL Source，确认向导产生的源代码。

If the file does not appear in the text editor, double-click View HDL Source again.这个文件包含了以下内容：一个IBUFG, 一个DCM, 和两个BUFG。

输入时钟CLKIN_IN驱动与DCM相连的IBUFG，两个输出时钟用来驱动两个BUFG。

所有的DCM属性都已通过了Verilog协议。

2. 在Sources in Project窗口，双击uart_clock.vhd，打开文本中的源代码。

3. 在Sources in Project窗口中选择my_dcm.xaw。

4. 在Processes for Source窗口，双击View HDL Instantiation Template，打开文本中的例程。

If the template does not appear in the text editor, double-click View HDL Instantiation Template again.5.例程模块中my_dcm.tfi，复制component declaration (begin at COMPONENT my_dcm，在END COMPONENT结束后，将其粘贴到uart_clock.vhd。

插入DCM component。

6. 在Templatemy_dcm.vhi里，复制component instantiation (begin at Inst_my_dcm: my_dcm until the end of the file)，粘贴到uart_clock.vhd，插入DCM模块。

7. 完成端口连接设置，如下：Inst_my_dcm: my_dcm PORT MAP(CLKIN_IN => clk,CLKFX_OUT=> clk55MHz,CLKIN_IBUFG_OUT => open,CLK0_OUT=> open,LOCKED_OUT=> lock);注意：.CLKIN_IBUFG_OUT()端口支持RocketIO™接收器，因为目标板不是Virtex-II Pro™，这个端口将连接到一个虚拟信号。

8. 为55 MHz输出加入信号申明。

Signals for DCMwire clk55MHz;9. 加入一个锁定顶层模块的输出管脚entity uart_clock isPort (tx : out std_logic;rx : in std_logic;alarm : out std_logic;clk : in std_logic;lock : out std_logic);end uart_clock;注意：这个输出端将驱动Spartan-3板上的led1，它由DCM上的锁存信号驱动。

这可以向用户说明DCM 已经成功地将晶振频率锁定到50 MHz。

10. 点击File ® Save保存文件。

源文件my_dcm.xaw已经成功的插入到设计中的正确位置。