(第十二讲)第6章 寄存器与计数器(2)
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第 十二 讲
1
第6章 寄存器和计数器
内容提要及重点
（1）寄存器与移位寄存器
（2）异步N进制计数器 （3）同步N进制计数器 （4）集成计数器 重点 （1）寄存器与移位寄存器的工作原理及应用。
（2）计数器的工作原理，主要内容进制加法计数器 同步二进制加计数器74LS161的逻辑功能 采用74LS161构成小于十六的任意进制同步加法计数器 同步十进制加/减计数器74LS192的逻辑功能 采用74LS192构成小于十的任意进制同步加/减计数器 采用74LS93构成小于十六的同步十进制加/减计数器 74LS192的逻辑功能 异步十进制加法计数器74LS90的逻辑功能 采用74LS90构成小于十的任意进制8421BCD码加计数器 采用74LS90构成小于十的任意进制5421BCD码加计数器 采用两片74LS161构成小于256的任意进制加法计数器 采用两片74LS90构成小于100的任意进制加法计数器
（3）正常计数。当异步清零端和异步置9端都无效时，在计 数脉冲下降沿作用下，可进行二－五－十进制计数。 （4）保持不变。当异步清零端和异步置9端都无效，且CPA、 CPB都为1时，计数器输出保持不变。
33
例6-6 分别采用反馈清零法和反馈置9法，用 74LS90构成8421BCD码的8进制加法计数器。 解：（1）采用反馈清零法。
Q3 Q2 Q1 Q0
&
Q Q QQ 3 2 1 0
0000
0001
0010
0011
0100
Q3Q 2 Q1Q 0 RCO 74160 ET EP CP 1 计数脉冲
1001
1000
0111
0110
0101
RD LD D3 D2 D1 D 0 1
过渡态
问题的提出：当的动 作时间不一致时，电 路的状态将如何转换？
解：上述两种级联方式所构成的计数器都是4位二进制计数 器或十六进制计数器。但计数器输出状态的高、低位构成 方式不同： 对于级联方式（1），二进制计数器为低位，八进制计数器 为高位，其输出状态为QDQCQBQA；
对于级联方式（2），八进制计数器为低位，二进制计数器 为高位，其输出状态为QAQDQCQB；
Q3 Q2 Q1 Q0
&
Q Q QQ 3 2 1 0
Q3Q 2 Q1Q 0 RCO 74160 ET EP CP 1 计数脉冲
0000
0001
0010
0011
0100
∧
RD LD D3 D2 D1 D 0 1
1001
1000
0111
0110
0101
参 P250 图7.1.11
过渡态
37
异步反馈清零的可靠性
26
（3）将二进制和五进制计数器级联可构成十进 制计数器：
如果将QA与CPB相连，CPA作为计数脉冲输入端， 如图6-38（a）所示，则计数器的输出端QD QC QB QA为8421BCD码十进制计数器。
27
如果将QD与CPA相连，CPB作计数脉冲输入端，如 图6-38（b）所示，则输出端QA QD QC QB为 5421BCD码十进制计数器。
18
19
6.4.3
集成异步二进制计数器
74LS93的内部电路和引脚图
图6-35 集成计数器74LS93的内部电路和引脚图
20
21
（1）触发器A为独立的1位二进制计数器；
（2）触发器B、C、D三级为独立的3位二进制计数器（即八 进制）；
（3）将两者级联可构成4位二进制计数器（即十六进制）；
(4) 计数器为异步清零，R0(1)、R0(2)是清零输入端，且高电 平有效。
74LS161功能表
7
74LS161时序图
8
集成计数器74LS161内部电路
RCO Q3 Q2 Q1 Q0
&
Q 1J C1 1K R & ∧ &
Q 1J C1 1K R & ∧ &
Q 1J C1 1K R & ∧ &
Q 1J C1 1K R & ∧ &
≥1
≥1
≥1
≥1
&
&
&
&
&
&
&
&
&
&
&
&
1 D3 D 2 CP D1
40
（2）同步反馈置数法
适用于具有同步预置端的集成计数器（如161，163，160等）。 例：用集成计数器74160和与非门组成的7进制计数器。
进位信号反馈控制 (置数输入)2 ＝ (计数器模的补码)
Q3 Q2 Q1 Q0
Q Q QQ 3 2 1 0
0011
0100
0101
0110
Q3Q 2 Q1Q 0 1 RCO 74160 ET EP CP 1
34
（2）采用反馈置9法。 首先连接成8421BCD码十进制计数器，然后在此基础上采用 反馈置9法。8进制加法计数器的计数状态为1001、0000～ 0110，其状态转换图如图6-40（a）所示。
35
36
6.4.5 用集成计数器构成任意进制计数器
1、反馈清零法 （1）异步反馈清零法
适用于具有异步清零端的集成计数器（如161，691，697，160，192等）。 特点：存在过渡态，清零动作状态的值等于计数器的模。 例：用集成计数器74160和与非门组成的6进制计数器。
1001 1000 0111
RD LD D3 D2 D1 D 0 1 0 0 1 1
∧
计数脉冲
采用二进制时的基本关系：
(N)10＝(置数预备状态)2－(置数输入－1)2
41
3、 集成计数器的级联
基本方法 1、串联法（即异步方式）：将两片计数器（分别为模n和模m） 相串接，可扩展为N = n×m 的计数器。 2、整体反馈法：反馈清零或反馈置数的方法。 注意：清零和置数方式的同步型、异步型的区别。 例6-7 用两片74LS161构成 256 进制（即8位二进制计数器）加 法计数器。 解： 方案一：同步方式。将计数脉冲同时送入两片的CP端，低位片 的进位信号RCO作为高位片的使能信号ET及EP，如图6-41（a） 所示。 方案二：异步方式。将计数脉冲送入低位片的CP端，低位片的 进位信号RCO作为高位片的时钟脉冲，如图6-41（b）所示。
3
6.4.1
集成同步二进制计数器
集成计数器引脚图和逻辑符号
图6-25 集成计数器74LS161引脚图和逻辑符号
4
74LS161具有以下功能：
① 异步清零。当CLR=0时，不管其它输入信号的状 态如何，计数器输出将立即被置零。
② 同步置数。当CLR=1（清零无效）、LD=0时，如 果有一个时钟脉冲的上升沿到来，则计数器输出端 数据Q3～Q0等于计数器的预置端数据D3～D0。
45
② 整体清 0 法。
先将两片74LS90用8421BCD码接法构成模100计数 器 ， 然 后 加 译 码 反 馈 电 路 构 成 模 54 计 数 器 。 过 渡
' ' ' 态 QDQCQBQDQCQBQA 01010100 ， 所 以 译 码 逻 辑 方 程
5
③ 加法计数。当CLR=1、LD=1（置数无效）且 ET=EP=1时，每来一个时钟脉冲上升沿，计数 器按照4位二进制码进行加法计数，计数变化范 围为0000～1111。该功能为它的最主要功能。
④数据保持。当CLR=1、LD=1，且ET· EP=0时， 无论有没有时钟脉冲，计数器状态将保持不变。
6
31
74LS90功能表
32
由功能表可以看出，74LS90具有以下功能：
（1）异步清零。R0(1)、R0(2)为清零输入端，高电平有效。 即当R0(1)=R0(2)=1，且S9(1)、S9(2)不全为1时，计数器的输 出立即被清零。 （2）异步置9。S9(1)、S9(2)为置9输入端，高电平有效。即 当S9(1)=S9(2)=1，且R0(1)、R0(2)不全为1时，计数器的输出 立即被置9（1001）。
44
例 用74LS90构成的模54进制计数器
关键：位权
解：因一片74LS90的最大计数值为10，故实现模54计数
器需要用两片74LS90。 ① 串联法（大模分解法） 可 将 M 分 解 为 54=6×9 ， 用 两 片 74LS90 分 别 组 成 8421BCD码模 6、模 9 计数器，然后级联组成 M=54 计数 器，其逻辑图如下图 (a)所示。图中，模 6 计数器的进位 信号应从QC输出。
Q Q QQ 3 2 1 0
0000
0001
0010
RD LD D3 D2 D1 D 0 1
∧
0101
0100
0011
39
2、反馈置数法
（1）异步反馈置数法
适用于具有异步预置端的集成计数器（如191，193，190，192等）。 例：用集成计数器74191和与非门组成的余3码10进制计数器。
基本关系： (N)10＝(过渡态)2－(置数输入)2
Q3 Q 2 Q1 Q 0 & 0
1101
Q Q QQ 3 2 1 0
0011
0100
0101
0110
0111
Q 3Q 2 Q 1Q 0 D/U RCO 74191 MAX/MIN LD D 3 D2 D1 D 0 0 0 1 1 EN CP
∧
1100
1011
1010
1001
1000
0 计数脉冲
进位信号反馈控制(参P257图7.1.17) (置数输入)2 ＝ (N的反码)
解决办法：加拴锁电路。
38
∧
（2）同步反馈清零法
适用于具有同步清零端的集成计数器（如163，693，699，162，692等。 例：用集成计数器74163和与非门组成的6进制计数器。 特点：不存在过渡态，清零预备状态的值等于计数器的模－1。
Q3 Q2 Q1 Q0 & Q3Q 2 Q1Q 0 RCO 74163 ET EP CP 1 计数脉冲
28
74LS90的5进制部分工作原理分析
方法：综合卡诺图法 五进制部分次态方程
Q
n1 B
QD QB
Q
n1 D
Q DQC QB Q
n1 C
QC QB
29
五进制部分次态方程
Q
n1 B
QD QB
Q
n1 D
Q DQC QB Q
n1 C
QC QB
30
状态转换图
因此，74LS93实际上是一个二－八－十六进制异步加法计数 器，采用反馈清零法可构成小于十六的任意进制异步加法计 数器。而构成小于八的任意进制计数器时，可以只利用其独 立的八进制计数器，也可利用级联后的十六进制计数器。
22
例6-6 74LS93的内部电路如图6-35所示，采用下面两种不同 的级联方式所构成的计数器有何不同？ （1）计数脉冲从CPA输入，QA连接到CPB； （2）计数脉冲从CPB输入，QD连接到CPA；
1 D0
1
ET EP
LD
RD
9
例6-4 用74LS161构成十二进制加法计数器。 解：（1）反馈清零法
10
11
（2）反馈置数法
12
0001
13
6.4.2
集成同步非二进制计数器
74LS192的功能
74LS192具有以下功能： (1) CLR=1时异步清零，它为高电平有效。 (2) CLR=0（异步清零无效）、LD=0时异步置数。 (3) CLR=0，LD=1（异步置数无效）且减法时钟 CPD=1时，则在加法时钟CPU上升沿作用下，计 数器按照8421BCD码进行递增计数：0000～1001。
42
43
关于异步工作方式的说明
注意：如果直接将低位片的进位信号RCO作为高位 片的时钟脉冲，则当第15个计数脉冲到来后，低位 片输出状态将变成1111，使其RCO由0变为1，高位 对于低位片，模值没有变。只是错位， 片就开始计数一次。这样两片计数器构成的是 实质上是代码变权，即代码的二进制值 15×16＝240进制计数器。图6-42所示的时序波形 比它所实际代表的数值小1。 图清楚地说明了这一点。
23
6.4.4 集成异步非二进制计数器
74LS90的内部电路和引脚图 P161 图6－37
24
74LS90的引脚图
25
从图中可以看出：
（1）触发器A为独立的1位二进制计数器。 （2）触发器B、C、D三级为独立的3位五进制计数器， 其计数状态范围为000～100。 因此74LS90的内部电路可用图6-37表示。
14
(4) CLR=0，LD=1且加法时钟CPU＝1时，则 在减法时钟CPD上升沿作用下，按照8421BCD 码进行递减计数：1001～0000。 (5) CLR=0，LD=1，且CPU＝1，CPD=1时， 计数器输出状态保持不变。
15
74LS192功能表
16
74LS192引脚及逻辑符号
17
例6-5 利用反馈置数法，用74LS192 构成七进制加法计 数器。（要求采用两个不同的预置数据输入：0000和 0010。） 解：74LS192在加计数模式下的状态转换图如图6-33所 示，
1
第6章 寄存器和计数器
内容提要及重点
（1）寄存器与移位寄存器
（2）异步N进制计数器 （3）同步N进制计数器 （4）集成计数器 重点 （1）寄存器与移位寄存器的工作原理及应用。
（2）计数器的工作原理，主要内容进制加法计数器 同步二进制加计数器74LS161的逻辑功能 采用74LS161构成小于十六的任意进制同步加法计数器 同步十进制加/减计数器74LS192的逻辑功能 采用74LS192构成小于十的任意进制同步加/减计数器 采用74LS93构成小于十六的同步十进制加/减计数器 74LS192的逻辑功能 异步十进制加法计数器74LS90的逻辑功能 采用74LS90构成小于十的任意进制8421BCD码加计数器 采用74LS90构成小于十的任意进制5421BCD码加计数器 采用两片74LS161构成小于256的任意进制加法计数器 采用两片74LS90构成小于100的任意进制加法计数器
（3）正常计数。当异步清零端和异步置9端都无效时，在计 数脉冲下降沿作用下，可进行二－五－十进制计数。 （4）保持不变。当异步清零端和异步置9端都无效，且CPA、 CPB都为1时，计数器输出保持不变。
33
例6-6 分别采用反馈清零法和反馈置9法，用 74LS90构成8421BCD码的8进制加法计数器。 解：（1）采用反馈清零法。
Q3 Q2 Q1 Q0
&
Q Q QQ 3 2 1 0
0000
0001
0010
0011
0100
Q3Q 2 Q1Q 0 RCO 74160 ET EP CP 1 计数脉冲
1001
1000
0111
0110
0101
RD LD D3 D2 D1 D 0 1
过渡态
问题的提出：当的动 作时间不一致时，电 路的状态将如何转换？
解：上述两种级联方式所构成的计数器都是4位二进制计数 器或十六进制计数器。但计数器输出状态的高、低位构成 方式不同： 对于级联方式（1），二进制计数器为低位，八进制计数器 为高位，其输出状态为QDQCQBQA；
对于级联方式（2），八进制计数器为低位，二进制计数器 为高位，其输出状态为QAQDQCQB；
Q3 Q2 Q1 Q0
&
Q Q QQ 3 2 1 0
Q3Q 2 Q1Q 0 RCO 74160 ET EP CP 1 计数脉冲
0000
0001
0010
0011
0100
∧
RD LD D3 D2 D1 D 0 1
1001
1000
0111
0110
0101
参 P250 图7.1.11
过渡态
37
异步反馈清零的可靠性
26
（3）将二进制和五进制计数器级联可构成十进 制计数器：
如果将QA与CPB相连，CPA作为计数脉冲输入端， 如图6-38（a）所示，则计数器的输出端QD QC QB QA为8421BCD码十进制计数器。
27
如果将QD与CPA相连，CPB作计数脉冲输入端，如 图6-38（b）所示，则输出端QA QD QC QB为 5421BCD码十进制计数器。
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6.4.3
集成异步二进制计数器
74LS93的内部电路和引脚图
图6-35 集成计数器74LS93的内部电路和引脚图
20
21
（1）触发器A为独立的1位二进制计数器；
（2）触发器B、C、D三级为独立的3位二进制计数器（即八 进制）；
（3）将两者级联可构成4位二进制计数器（即十六进制）；
(4) 计数器为异步清零，R0(1)、R0(2)是清零输入端，且高电 平有效。
74LS161功能表
7
74LS161时序图
8
集成计数器74LS161内部电路
RCO Q3 Q2 Q1 Q0
&
Q 1J C1 1K R & ∧ &
Q 1J C1 1K R & ∧ &
Q 1J C1 1K R & ∧ &
Q 1J C1 1K R & ∧ &
≥1
≥1
≥1
≥1
&
&
&
&
&
&
&
&
&
&
&
&
1 D3 D 2 CP D1
40
（2）同步反馈置数法
适用于具有同步预置端的集成计数器（如161，163，160等）。 例：用集成计数器74160和与非门组成的7进制计数器。
进位信号反馈控制 (置数输入)2 ＝ (计数器模的补码)
Q3 Q2 Q1 Q0
Q Q QQ 3 2 1 0
0011
0100
0101
0110
Q3Q 2 Q1Q 0 1 RCO 74160 ET EP CP 1
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（2）采用反馈置9法。 首先连接成8421BCD码十进制计数器，然后在此基础上采用 反馈置9法。8进制加法计数器的计数状态为1001、0000～ 0110，其状态转换图如图6-40（a）所示。
35
36
6.4.5 用集成计数器构成任意进制计数器
1、反馈清零法 （1）异步反馈清零法
适用于具有异步清零端的集成计数器（如161，691，697，160，192等）。 特点：存在过渡态，清零动作状态的值等于计数器的模。 例：用集成计数器74160和与非门组成的6进制计数器。
1001 1000 0111
RD LD D3 D2 D1 D 0 1 0 0 1 1
∧
计数脉冲
采用二进制时的基本关系：
(N)10＝(置数预备状态)2－(置数输入－1)2
41
3、 集成计数器的级联
基本方法 1、串联法（即异步方式）：将两片计数器（分别为模n和模m） 相串接，可扩展为N = n×m 的计数器。 2、整体反馈法：反馈清零或反馈置数的方法。 注意：清零和置数方式的同步型、异步型的区别。 例6-7 用两片74LS161构成 256 进制（即8位二进制计数器）加 法计数器。 解： 方案一：同步方式。将计数脉冲同时送入两片的CP端，低位片 的进位信号RCO作为高位片的使能信号ET及EP，如图6-41（a） 所示。 方案二：异步方式。将计数脉冲送入低位片的CP端，低位片的 进位信号RCO作为高位片的时钟脉冲，如图6-41（b）所示。
3
6.4.1
集成同步二进制计数器
集成计数器引脚图和逻辑符号
图6-25 集成计数器74LS161引脚图和逻辑符号
4
74LS161具有以下功能：
① 异步清零。当CLR=0时，不管其它输入信号的状 态如何，计数器输出将立即被置零。
② 同步置数。当CLR=1（清零无效）、LD=0时，如 果有一个时钟脉冲的上升沿到来，则计数器输出端 数据Q3～Q0等于计数器的预置端数据D3～D0。
45
② 整体清 0 法。
先将两片74LS90用8421BCD码接法构成模100计数 器 ， 然 后 加 译 码 反 馈 电 路 构 成 模 54 计 数 器 。 过 渡
' ' ' 态 QDQCQBQDQCQBQA 01010100 ， 所 以 译 码 逻 辑 方 程
5
③ 加法计数。当CLR=1、LD=1（置数无效）且 ET=EP=1时，每来一个时钟脉冲上升沿，计数 器按照4位二进制码进行加法计数，计数变化范 围为0000～1111。该功能为它的最主要功能。
④数据保持。当CLR=1、LD=1，且ET· EP=0时， 无论有没有时钟脉冲，计数器状态将保持不变。
6
31
74LS90功能表
32
由功能表可以看出，74LS90具有以下功能：
（1）异步清零。R0(1)、R0(2)为清零输入端，高电平有效。 即当R0(1)=R0(2)=1，且S9(1)、S9(2)不全为1时，计数器的输 出立即被清零。 （2）异步置9。S9(1)、S9(2)为置9输入端，高电平有效。即 当S9(1)=S9(2)=1，且R0(1)、R0(2)不全为1时，计数器的输出 立即被置9（1001）。
44
例 用74LS90构成的模54进制计数器
关键：位权
解：因一片74LS90的最大计数值为10，故实现模54计数
器需要用两片74LS90。 ① 串联法（大模分解法） 可 将 M 分 解 为 54=6×9 ， 用 两 片 74LS90 分 别 组 成 8421BCD码模 6、模 9 计数器，然后级联组成 M=54 计数 器，其逻辑图如下图 (a)所示。图中，模 6 计数器的进位 信号应从QC输出。
Q Q QQ 3 2 1 0
0000
0001
0010
RD LD D3 D2 D1 D 0 1
∧
0101
0100
0011
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2、反馈置数法
（1）异步反馈置数法
适用于具有异步预置端的集成计数器（如191，193，190，192等）。 例：用集成计数器74191和与非门组成的余3码10进制计数器。
基本关系： (N)10＝(过渡态)2－(置数输入)2
Q3 Q 2 Q1 Q 0 & 0
1101
Q Q QQ 3 2 1 0
0011
0100
0101
0110
0111
Q 3Q 2 Q 1Q 0 D/U RCO 74191 MAX/MIN LD D 3 D2 D1 D 0 0 0 1 1 EN CP
∧
1100
1011
1010
1001
1000
0 计数脉冲
进位信号反馈控制(参P257图7.1.17) (置数输入)2 ＝ (N的反码)
解决办法：加拴锁电路。
38
∧
（2）同步反馈清零法
适用于具有同步清零端的集成计数器（如163，693，699，162，692等。 例：用集成计数器74163和与非门组成的6进制计数器。 特点：不存在过渡态，清零预备状态的值等于计数器的模－1。
Q3 Q2 Q1 Q0 & Q3Q 2 Q1Q 0 RCO 74163 ET EP CP 1 计数脉冲
28
74LS90的5进制部分工作原理分析
方法：综合卡诺图法 五进制部分次态方程
Q
n1 B
QD QB
Q
n1 D
Q DQC QB Q
n1 C
QC QB
29
五进制部分次态方程
Q
n1 B
QD QB
Q
n1 D
Q DQC QB Q
n1 C
QC QB
30
状态转换图
因此，74LS93实际上是一个二－八－十六进制异步加法计数 器，采用反馈清零法可构成小于十六的任意进制异步加法计 数器。而构成小于八的任意进制计数器时，可以只利用其独 立的八进制计数器，也可利用级联后的十六进制计数器。
22
例6-6 74LS93的内部电路如图6-35所示，采用下面两种不同 的级联方式所构成的计数器有何不同？ （1）计数脉冲从CPA输入，QA连接到CPB； （2）计数脉冲从CPB输入，QD连接到CPA；
1 D0
1
ET EP
LD
RD
9
例6-4 用74LS161构成十二进制加法计数器。 解：（1）反馈清零法
10
11
（2）反馈置数法
12
0001
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6.4.2
集成同步非二进制计数器
74LS192的功能
74LS192具有以下功能： (1) CLR=1时异步清零，它为高电平有效。 (2) CLR=0（异步清零无效）、LD=0时异步置数。 (3) CLR=0，LD=1（异步置数无效）且减法时钟 CPD=1时，则在加法时钟CPU上升沿作用下，计 数器按照8421BCD码进行递增计数：0000～1001。
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关于异步工作方式的说明
注意：如果直接将低位片的进位信号RCO作为高位 片的时钟脉冲，则当第15个计数脉冲到来后，低位 片输出状态将变成1111，使其RCO由0变为1，高位 对于低位片，模值没有变。只是错位， 片就开始计数一次。这样两片计数器构成的是 实质上是代码变权，即代码的二进制值 15×16＝240进制计数器。图6-42所示的时序波形 比它所实际代表的数值小1。 图清楚地说明了这一点。
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6.4.4 集成异步非二进制计数器
74LS90的内部电路和引脚图 P161 图6－37
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74LS90的引脚图
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从图中可以看出：
（1）触发器A为独立的1位二进制计数器。 （2）触发器B、C、D三级为独立的3位五进制计数器， 其计数状态范围为000～100。 因此74LS90的内部电路可用图6-37表示。
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(4) CLR=0，LD=1且加法时钟CPU＝1时，则 在减法时钟CPD上升沿作用下，按照8421BCD 码进行递减计数：1001～0000。 (5) CLR=0，LD=1，且CPU＝1，CPD=1时， 计数器输出状态保持不变。
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74LS192功能表
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74LS192引脚及逻辑符号
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例6-5 利用反馈置数法，用74LS192 构成七进制加法计 数器。（要求采用两个不同的预置数据输入：0000和 0010。） 解：74LS192在加计数模式下的状态转换图如图6-33所 示，