保密通信中rs编解码的fpga实现
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硬件的测试中所需要的码流动态产生,输入到待测试的硬件系统中,观测系统的输出参数指标。验证所设计的硬件系统是否满足设计要求。
图7-2动态硬件测试的解码波形
首先用程序计算的方法,计算出待编码和待解码的数据以及编码解码以后的期望数据。然后通过串13将编解码数据从PC传输到FPGA的内部FIFO中ห้องสมุดไป่ตู้编解
62
7.3系统测试结果和性能指标
系统测试的实物照片如图7-3所示,设置好波特率等参数以后,将待编码的数据通过串口发送到FPGA的FIFO中,进行编码,编码以后,FPGA将数据发送到串口调试器的接收窗口中,这样就可以观察编码以后的数据是否和期望的数据一致,验证不同的码组的时候,只需要改变串口调试器中的发送数据即可。解码模块利用同样的验证方法得以验证。串口的波特率设置为19.2k,将低速的码流数据
第七章系统调试
码模块从FPGA的内部FIFO里面读取数据,对数据进行编解码,然后将编解码以后的数据再次存入FPGA的内部FIFO,UART模块将FIFO里面的数据通过串口发送到PC上面进行验证。
这种测试方法的优点是不用像静态测试方法那样,每次改变不同的码组,都必须从新烧写FPGA程序,只用在PC上面的一个串口调试器中改变要进行验证的数据即可。图7.2是动态硬件测试时利用示波器测量到的解码波形。
电子科技大学硕士学位论文
以上的测试过程中,将待测试的码组序列内嵌在硬件语言的代码中,生成FPGA的烧写文件一起,下载到FPGA中,利用PCB板上面的数码管观察F'PGA 的编解码输出,验证功能的正确性。
图7-3系统测试实物图
发送到FPGA的FIFO以后,编解码模块的工作频率为30MHz,时钟信号由外部晶振输入。经过系统测试,电路稳定工作,编码模块和解码模块均正常工作,编
由上面的几组数据可以看出,静态测试的时候,解码模块正常工作,解码输出正确,在8个错误的极限情况下,仍能正确纠正错误。
静态测试方法的好处是利用已有条件,构造测试环境简单,缺点是无法连续测试,要改变测试码流的话,需要重新对FPGA烧写程序,这种流程相当麻烦,为此本文提出了一种动态的测试方法。
7.2.2动态硬件测试
图7-2动态硬件测试的解码波形
首先用程序计算的方法,计算出待编码和待解码的数据以及编码解码以后的期望数据。然后通过串13将编解码数据从PC传输到FPGA的内部FIFO中ห้องสมุดไป่ตู้编解
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7.3系统测试结果和性能指标
系统测试的实物照片如图7-3所示,设置好波特率等参数以后,将待编码的数据通过串口发送到FPGA的FIFO中,进行编码,编码以后,FPGA将数据发送到串口调试器的接收窗口中,这样就可以观察编码以后的数据是否和期望的数据一致,验证不同的码组的时候,只需要改变串口调试器中的发送数据即可。解码模块利用同样的验证方法得以验证。串口的波特率设置为19.2k,将低速的码流数据
第七章系统调试
码模块从FPGA的内部FIFO里面读取数据,对数据进行编解码,然后将编解码以后的数据再次存入FPGA的内部FIFO,UART模块将FIFO里面的数据通过串口发送到PC上面进行验证。
这种测试方法的优点是不用像静态测试方法那样,每次改变不同的码组,都必须从新烧写FPGA程序,只用在PC上面的一个串口调试器中改变要进行验证的数据即可。图7.2是动态硬件测试时利用示波器测量到的解码波形。
电子科技大学硕士学位论文
以上的测试过程中,将待测试的码组序列内嵌在硬件语言的代码中,生成FPGA的烧写文件一起,下载到FPGA中,利用PCB板上面的数码管观察F'PGA 的编解码输出,验证功能的正确性。
图7-3系统测试实物图
发送到FPGA的FIFO以后,编解码模块的工作频率为30MHz,时钟信号由外部晶振输入。经过系统测试,电路稳定工作,编码模块和解码模块均正常工作,编
由上面的几组数据可以看出,静态测试的时候,解码模块正常工作,解码输出正确,在8个错误的极限情况下,仍能正确纠正错误。
静态测试方法的好处是利用已有条件,构造测试环境简单,缺点是无法连续测试,要改变测试码流的话,需要重新对FPGA烧写程序,这种流程相当麻烦,为此本文提出了一种动态的测试方法。
7.2.2动态硬件测试