不可综合语句——在多个always块中对同一变量赋值
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不可综合语句——在多个alwa ys块中对同一变量赋值
先从夏老师的书里摘录点东西：
QUOTE:
“在描述组合逻辑的alway s块中使用阻塞赋值，则综合成组合逻辑的电路结构。
”
“在描述时序逻辑的alway s块中使用时序赋值，则综合成时序逻辑的电路结构。
”
阻塞与非阻塞赋值的使用原则：
原则1：时序电路建模时，用非阻塞赋值。
原则2：锁存器电路建模时，用非阻塞赋值。
原则3：用always块描述组合逻辑时，采用阻塞赋值。
原则4：在同一个块中描述时序逻辑和组合逻辑的混合逻辑时，用非阻塞赋值。
原则5：同一个alwa ys块中只能全用阻塞赋值或者全用非阻塞赋值。
原则6：不能在多个always块中对同一个变量进行赋值。
这个问题也困饶我比较久了，今天终于解决，啦啦啦啦啦~~
考虑到菜鸟们大都有夏老师的书了，所以我来说点夏老师书里没有的。
首先让我们看看为什么不能如此赋值。
寄存器输入端是由触发器组成的，用两个alwa ys块对一个寄存器进行赋值，无论其中经过了怎样的条件判断，最终结果毫无疑问是将两个相独立的触发信号连在了寄存器的CLK端上，一端口接入两信号，这显然已经不是一个符合标准的数字逻辑电路了。
所以这样的语句是无法被综合成电路的。
（不同软件的处理似乎不同，quartus2是直接拒绝双always赋值，而有的综合布线软件在警告之后会将两个信号连到一个双端口门上再接入寄存器，这显然会改变程序原有逻辑，画波形图一看就知道了。
）
然后来看看小生思考良久得到的解决方法吧。
下面是偶正在做滴那个电子表中计数器模块的入口模块，其中IN2，IN3都是高电平有效的外部按钮产生的信号。
由于要实现手动设置实现功能，所以就需要通过按钮的触发信号对计数器进行操作，但是自动计时状态下对计数器进行赋值的是时钟CLK，这就产生了在a lways@(CLK)和always@(IN2)两个alway s块下对计数器进行的赋值操作。
CODE:[Copy to clipboa rd]
moduleHUB_IN
(
CLK, reset, IN2, IN3, STATUS, CP, POS
);
input CLK;
input reset;
input IN2;
input IN3;
input [1:0] STATUS;
outputCP;
output[2:0] POS;
reg [2:0] POS;
always@( posedge CLK)
begin
…
POS<=POS+3’b1;
…
end
always@( posedge IN3)
begin
…
POS<=POS+3’b1;
…
end
endmodu le
这样的代码是不可综合的，那么怎么处理呢。
小生找到了两个方法。
方法一：状态机
这个可能是比较通用的方法。
小生引入了一个1位状态机（如图）
将INT由0变为1的过程作为IN3的上升沿，将INT由1变为0的过程作为IN3的下降沿。
代码如下：
CODE:[Copy to clipboa rd]
reg INT;
always@(CLK)
if(INT==0)
if(IN3==1)
begin
INT<=1;
…. //想在IN3上升沿触发的动作
end
else ; //INT=0时想在CLK触发沿触发的动作else
if(IN3==0)
begin
INT<=0;
…//想在IN3上升沿触发的动作
end
else; //INT=1时想在CLK触发沿触发的动作
这个方法可行性最好，产生的信号（如果没有输出则看做虚拟信号IN3吧）脉宽变为CLK周期的整数倍。
但是如果IN3的脉宽太短的话可能出现C L K捕捉不到的情况（不过目前我还没有遇到这种可能性）。
方法二：考虑到IN3仅在手动设置时间的时候起作用的，而此时对计数器屏蔽CLK（暂停自动计数）对功能的实现并没有太大关系。
所以我引入了模块外部的总状态机（其值表示当前是处于自动计数还是手动调整时间），根据状态机的值判断该接入什么信号。
并屏蔽另一个。
代码很简单，组合逻辑就可以实现。
CODE:[Copy to clipboa rd]
wire tmp_IN3;
wire tmp_CLK;
assigntmp_IN3 = IN3&(~STATUS[0])&STATUS[1];
assigntmp_CLK = CLK&(~STATUS[1]);
assignIN3_CLK = tmp_IN3|tmp_CLK;
之后只要使用a lways@(IN3_CLK)并且在块中使用if或者ca se对状态机的值进行判断，就可以判断出本次激活是由IN3的触发沿产生的，还是CLK的触发沿产生的。
注：
1、在我的设计中，自动计时→手动调整时间的状态转换是由另一个外部键盘的信号触发的，从而IN3的高电平在状态机转换完成并且把新的状态值送到组合逻辑入口之后很多个时钟才可能到来，因此IN3_C LK由输出C L K转为输出IN3时IN3的触发沿还没有到来，不存在由CLK高电平转为输出IN3高电平而没有出现触发沿的危险。
（这段可能比较难理解，画个波形图吧，包括CLK、状态机STAT US、改变状态的外部信号IN1，以及记数信号IN3）
2、状态机做出状态改变并把信号送到组合逻辑的入口会有延迟，而这段时间里IN3和CLK 的屏蔽状态还没有改变，所以在高频电路中这种方法会产生很大误差，但是在我的这个设计里，那点误差可以忽略（手动设置的时候停表都停了几秒几十秒了，还在乎那几纳秒？）。
3、总之这是个野路子，一般来说没有必要的话不要随便使用。