第一讲 单周期数据通路的设计第二讲 单周期控制器的设计第
第8章 中央处理器-流水线CPU
Load Ifetch Reg/Dec Exec Mem Wr
R-type Ifetch Reg/Dec Exec Wr
R-type Ifetch Reg/Dec Exec Wr
°上述流水线有个问题: 两条指令试图同时写寄存器，因为
• Load在第5阶段用寄存器写口 • R-type在第4 阶段用寄存器写口
• 每个周期有五个功能部件同时在工作 • 后面指令在前面完成取指后马上开始 • 每个load指令仍然需要五个周期完成 • 但是，吞吐率(throughput)提高许多，理想情况下，有：
• 每个周期有一条指令进入流水线 • 每个周期都有一条指令完成 • 每条指令的有效周期(CPI)为1
含R-type和 Load 指令的流水线
这样使流水线中的每条指令都有相同多个阶段!
Store指令的四个阶段
Cycle 1 Cycle 2 Cycle 3 Cycle 4 Store Ifetch Reg/Dec Exec Mem Wr
NOOP!
°Ifetch：取指令并计算PC+4 °Reg/Dec： 从寄存器取数，同时指令在译码器进行译码 °Exec：12位立即数符号扩展后与寄存器值相加，计算主存地址 °Mem：将寄存器读出的数据写到主存
Delay through Control Logic New Value
PC+4 PC
Old Value
New Value
Old Value
New Value
Old Value Old Value
New Value New Value
Register Write Occurs
Old Value
Register File Access Time New Value
计算机组成原理 教学大纲
“计算机组成原理”教学大纲1.课程概要2.课程教学内容及建议学时第1章计算机系统概论本章的主要知识点包括冯诺伊曼计算机的组成与工作原理；计算机软/硬件互动关系;计算机不同层次的抽象与表示；CPU性能公式及性能评价方法。
本章课堂教学学时3学时，建议学生课后学习3学时。
第2章数据表示本章的主要知识点包括计算机内部数据的机器级表示及其不同数据表示的特点；浮点数据表示(包括表示形式、规格化、数据表示范围和IEEE754标准)及其应用；常见的数据校验方式(奇偶校验、海明校验和CRC校验)及其特点。
本章课堂教学学时5学时，建议学生课后学习5学时。
第3章运算器方法与运算器本章的主要知识点包括整数和浮点数的运算方法；算术/逻辑运算单元ALU的设计；溢出检测及其实现。
本章课堂教学学时8学时，建议学生课后学习5学时。
第4章存储器层次结构本章的主要知识点包括存储技术(SRAM、DRAM、ROM)及存储系统层次结构；存储期组织及其与CPU的链接；高速缓冲存储器及其在程序性能优化中的应用；虚拟存储器(重点掌握页式虚拟存储器和TLB的工作原理)；辅助存储器(RAID)。
本章课堂教学学时12学时，建议学生课后学习20学时。
第5章指令系统本章的主要知识点包括指令格式及其设计；寻址方式；指令系统实例(以MIPS机为例) 本章课堂教学学时4学时，建议学生课后学习8学时。
第6章中央处理器本章的主要知识点包括CPU的组成与功能；数据通路的概念；数据通路设计(单周期和多周期)；微程序控制器设计；硬布线控制器设计；流水线技术。
本章课堂教学学时10学时，建议学生课后学习20学时。
第7章系统总线本章的主要知识点包括总线特性；总线事务的概念；总线结构；总线仲裁；总线操作；总线举例(PCI,USB);总线标准等。
本章课堂教学学时4学时，建议学生课后学习4学时。
第8章输入/输出系统本章的主要知识点包括接口功能；常见I/O数据传送方式(程序查询、程序中断和DMA 方式)工作原理及其特点。
单周期CPU设计总结
单周期CPU设计总结单周期CPU⼀、设计思路1、CPU的意义CPU是计算机的核⼼，因为它是计算机指令的处理单元。
计算机体系结构包含两个⽅⾯，⼀个⽅⾯是指令集，⼀个⽅⾯是硬件实现。
指令集是计算机被定义拥有的执⾏指令，计算机通过⽀持指令集的运⾏，来完成计算⼯作并为程序员编程服务。
硬件实现则是具体的硬件去实现指令集，这个硬件实现的核⼼就是CPU的设计。
这⾥写的CPU的设计是32位机器的CPU，指令和数据均为32位。
⽀持指令为简化mips指令集。
2、CPU的设计CPU的设计包含数据通路的设计和控制器的设计。
数据通路是执⾏指令必须的硬件（ALU、IM、DM、GRF等），控制器则是根据指令产⽣相应控制信号，来控制相应硬件以⽀持多条指令。
数据通路设计CPU的功能是⽀持指令集，因此硬件设计是为了执⾏指令。
设计CPU的结构的⽅法：先选择⼀条需要经过最多硬件的指令，来为它构建数据通路。
再依据其他指令在已有数据通路上添加硬件或线路，直到数据通路⽀持所有指令。
控制器设计在已有的数据通路基础上，针对每⼀条指令，列出其所需要的控制信号，每⼀组控制信号对应⼀种指令的全部执⾏。
将指令相应字段和部分计算结果作为控制器的输⼊，控制信号作为输出，依据上述映射关系（真值表）设计控制器。
⼆、实际操作0、设计说明CPU架构的设计是没有很多约束的，基本要求就是能够⽀持指令集，基于不同的考量可以有不同的设计。
举例来说：对于beq指令是否跳转的判断，可以借⽤ALU的减法计算，也可以直接增设CMP⽐较器得出，两种⽅式都可以，因为功能正确。
为了提⾼吞吐量，或者为了节省成本，会选择⼀些特别的设计，这⼀点在流⽔线CPU 的设计上可以明显地看出。
CPU具体设计的⽅法是我下⾯进⾏的⼏步：列出所需指令，写出功能模块，连接模块，构造控制器，全部连接起来。
这些表格对最终代码实现⼗分重要，因为代码量较⼤，先从表格检查起，再依据表格写码可以减少bug。
1、⽀持指令列出⽀持指令并将其分类：str ld cal_r cal_i lui b_type j jr jal jalr shamtsw lw addu ori beq sllsubu slti sraslt addiu srlsllvsravsrlv2、功能模块先按照lw指令列出所需功能模块（lw经过模块最多），再依次检查现有模块是否⽀持其余指令，若不能⽀持，则添加相应模块。
单周期cpu课程设计
单周期cpu课程设计一、课程目标知识目标：1. 学生能理解单周期CPU的工作原理，掌握其内部结构及功能。
2. 学生能描述单周期CPU的指令执行过程，包括取指、译码、执行、访存、写回等阶段。
3. 学生能解释单周期CPU中时钟、指令和数据的关系，并分析其性能特点。
技能目标：1. 学生能运用所学知识，设计并实现一个简单的单周期CPU。
2. 学生能运用仿真软件对单周期CPU进行功能仿真，验证其正确性。
3. 学生能通过课程学习，培养自己的逻辑思维和问题解决能力。
情感态度价值观目标：1. 学生能对计算机硬件及CPU产生兴趣，激发学习热情。
2. 学生能认识到CPU在计算机系统中的核心地位，增强对计算机科学的尊重和热爱。
3. 学生能在团队协作中发挥积极作用，培养合作精神和沟通能力。
课程性质：本课程为计算机科学与技术专业核心课程，旨在让学生了解CPU的基本原理，掌握单周期CPU的设计方法。
学生特点：学生已经具备一定的数字逻辑电路基础，具有一定的编程能力和逻辑思维能力。
教学要求：结合学生特点，注重理论与实践相结合，引导学生通过课程学习，达到课程目标所规定的知识、技能和情感态度价值观要求。
在教学过程中，关注学生的个体差异，鼓励学生积极参与，培养其独立思考和解决问题的能力。
通过课程目标的分解，确保教学设计和评估的针对性和有效性。
二、教学内容1. 单周期CPU概述：介绍CPU的发展历程，单周期CPU的概念及其在计算机系统中的作用。
教材章节：第1章 计算机系统概述2. 单周期CPU内部结构：讲解CPU的内部组成部分，包括控制单元、算术逻辑单元（ALU）、寄存器组、程序计数器等。
教材章节：第2章 CPU内部结构3. 指令集与指令执行过程：分析指令集的设计，讲解单周期CPU指令执行过程中各阶段的任务和实现方法。
教材章节：第3章 指令集与指令执行4. 时序控制与性能分析：探讨时钟、指令和数据的关系，分析单周期CPU的性能特点。
教材章节：第4章 时序控制与性能分析5. 单周期CPU设计方法：介绍设计单周期CPU的步骤，包括电路设计、指令集设计、时序控制等。
单周期CPU设计参考
单周期CPU及其Verilog HDL设计一、指令的设计MIPS32的指令的三种格式的参考：R类型：I类型：J类型:R类型指令的op为0，具体操作由func指定。
rs和rt是源寄存器号，rd是目的寄存器号。
只有移位指令使用sa来指定移位位数。
I类型指令的低16位是立即数，计算时要把它扩展到32位。
依指令的不同，有零扩展和符号扩展两种。
J类型指令右边26位是字地址，用于产生跳转的目标地址。
具体的指令格式和内容请参考MIPS32。
设计报告中需自行设计所有指令的二进制格式和对应的汇编指令格式。
二、单周期CPU的设计我们把时钟的电平从低到高变化的瞬间称为时钟上升沿，两个相邻时钟上升沿之间的时间间隔称为一个时钟周期。
单周期CPU指的是一条指令的执行在一个这样的时钟周期内完成，然后开始下一条指令的执行，即一条指令用一个周期。
2.1执行一条指令所需的硬件电路我们的目的地是要设计CPU的硬件电路，使其能够从存储器中读出一条条指令并执行指令所描述的操作。
从存储器中读取指令的动作一般与指令本身的意义无关，可以以同样的方法把指令从存储器中取出。
而执行指令则与指令本身的意义密切相关，因此最重要是首先搞清楚CPU要执行的每条指令的意义。
下面以两种类型的电路来举例。
2.1.1与取指令有关的电路指令存储在存储器中。
CPU取指令时把程序计数器（PC）中的内容作为存储器的地址，根据它来访问存储器，从PC值指定的存储单元中取来一条32位指令。
如果取来的指令执行时没有引起转移，PC的值要加4；如果转移，要把转移的目标地址写入PC，以便在下一个时钟周期取出下一条指令。
图2.1 取指令时用到的硬件电路和指令寄存器如图2.1所示，PC是一个简单的32位寄存器，由32个D触发器构成。
指令存储器（Inst Mem）的输入端a是地址、输出端do是数据输出，即指令。
图中的加法器专供PC+4使用，它的输出接到多路器的一个输入端。
如果取来的指令没有引起转移或跳转，则选择PC+4，在时钟上升沿处将其打入PC；若引起转移或跳转，则用多路器选择下一条指令该打入的PC值。
中山大学计算机组成原理实验 单周期CPU设计
《计算机组成原理实验》实验报告（实验三）学院名称：数据科学与计算机学院专业（班级）：学生姓名：学号：时间：2019 年11 月8 日成绩:实验三：单周期CPU设计与实现一.实验目的(1) 掌握单周期CPU数据通路图的构成、原理及其设计方法；(2) 掌握单周期CPU的实现方法，代码实现方法；(3) 认识和掌握指令与CPU的关系；(4) 掌握测试单周期CPU的方法。
二.实验内容设计一个单周期CPU，该CPU至少能实现以下指令功能操作。
指令与格式如下：==> 算术运算指令加“加”运算。
加“加”运算。
==> 逻辑运算指令加“与”运算。
功能：GPR[rt] ←GPR[rs] or zero_extend(immediate)。
==>移位指令==>比较指令==> 存储器读/写指令==> 分支指令else pc ←pc + 4特别说明：offset是从PC+4地址开始和转移到的指令之间指令条数。
offset符号扩展之后左移2位再相加。
为什么要左移2位？由于跳转到的指令地址肯定是4的倍数（每条指令占4个字节），最低两位是“00”，因此将offset放进指令码中的时候，是右移了2位的，也就是以上说的“指令之间指令条数”。
else pc ←pc + 4（16）bltz rs, offsetelse pc ←pc + 4。
==>跳转指令（17）j addr说明：由于MIPS32的指令代码长度占4个字节，所以指令地址二进制数最低2位均为0，将指令地址放进指令代码中时，可省掉！这样，除了最高6位操作码外，还有26位可用于存放地址，事实上，可存放28位地址，剩下最高4位由pc+4最高4位拼接上。
==> 停机指令功能：停机；不改变PC的值，PC保持不变。
三.实验原理单周期CPU指的是一条指令的执行在一个时钟周期内完成，然后开始下一条指令的执行，即一条指令用一个时钟周期完成。
电平从低到高变化的瞬间称为时钟上升沿，两个相邻时钟上升沿之间的时间间隔称为一个时钟周期。
mips单周期cpu课程设计
mips单周期cpu课程设计一、课程目标知识目标：1. 掌握MIPS单周期CPU的基本结构和工作原理；2. 了解指令集、指令执行过程和指令周期；3. 学会分析并设计简单的MIPS指令；4. 理解CPU性能指标，如时钟频率、吞吐率等。
技能目标：1. 能够运用硬件描述语言（如Verilog）进行单周期CPU的设计与仿真；2. 能够独立编写简单的MIPS汇编程序，并在单周期CPU上运行；3. 能够分析单周期CPU的性能，并进行优化；4. 培养学生的团队合作能力和问题解决能力。
情感态度价值观目标：1. 培养学生对计算机组成原理和硬件设计的兴趣，激发学生的创新意识；2. 增强学生的工程素养，使其认识到工程实践在计算机科学领域的重要性；3. 培养学生严谨、细致、负责任的科学态度，提高学生的自主学习能力。
本课程针对高中年级学生，课程性质为实践性较强的硬件课程。
结合学生特点，课程目标注重理论与实践相结合，通过设计单周期CPU，使学生深入理解计算机硬件原理，提高实践能力。
在教学要求上，注重培养学生的团队合作精神，提高学生分析和解决问题的能力，为后续计算机组成原理及相关课程打下坚实基础。
通过本课程的学习，学生将能够独立完成单周期CPU的设计与仿真，具备一定的硬件编程能力。
二、教学内容1. 引言：介绍CPU在计算机系统中的作用，引出MIPS单周期CPU的概念及其重要性。
相关教材章节：第一章 计算机系统概述2. MIPS单周期CPU基本结构：讲解CPU的基本组成部分，包括寄存器组、控制单元、算术逻辑单元（ALU）、数据通路等。
相关教材章节：第二章 计算机组成原理3. 指令集与指令执行：分析MIPS指令集特点，讲解指令执行过程和指令周期。
相关教材章节：第三章 指令系统4. 硬件描述语言与单周期CPU设计：介绍Verilog硬件描述语言，通过实例讲解如何使用Verilog设计单周期CPU。
相关教材章节：第四章 硬件描述语言与数字电路设计5. 单周期CPU仿真与优化：指导学生进行单周期CPU的仿真，分析性能瓶颈，探讨优化方案。
精品单周期CPU设计.docx
■=・NINGBO UNIVERSITY短学期综合实验报告实验名称：单周期CPU设计院系：信息科学与工程学院专业：计算机科学与技术组员: XXXXXXXXXXXXXXXXXXXXXX指导老师：XXXXXXX _____________二o—一年七月八日摘要中央处理器（CPU）是计算机取指令和执行指令的部件，它是由算术逻辑单元（ALU）、寄存器和控制器组成，简称处理器（或CPU）, CPU 是计算机系统的核心部件，在各类信息终端中得到了广泛的应用。
处理器的设计及制造技术也是计算机技术的核心之一。
CPU设计的第一步应当根据指令系统来建立数据路径，再定义各个部件的控制信号，确定时钟周期，完成控制器的设计。
然后建立数据路径，进而可以进行数字设计、电路设计，最后完成物理实现。
而在本次试验中，我们研究的重点是数据路径的建立和控制器的实现。
一个机器的性能由三个关键因素决定：指令数、时钟周期，以及执行每条指令所需的时钟周期数（CPI）。
然而不论是时钟周期，还是每条指令所需的时钟周期数目，都是由处理器的实现情况决定的。
在本次试验中，我们构造了单周期的数据路径和组合逻辑实现的控制器。
本次试验屮，我们运用Quartus II 8.0软件设计出了一个拥有6 条指令的单周期CPU,并对它进行了简单的测试，最终完成了一个正确的单周期CPU的设计。
关键词：数据路径，控制器，控制信号，单周期AbstractCentral processing unit (CPU) is a computer instraction fetch and execution ofcomponents, it is an arithmetic logic unit (ALU), registers and a controller, referred to as the processor (or CPU), CPU is the core component of computer systems in all type information terminal has been widely used・Processor design and manufacturing technology is one of the core computer technology.The first step should be based on CPU design instraction to create a data path, and then define the various components of the control signals to determine the clock cycle, the controller design. Then set up a data path, and then can be digital design, circuit design, physical implementation finalized. In this experiment, the focus of our research is to establish the data path and controller implementation.The performance of a machine consists of three key factors: the number of instructions, clock cycles to execute each instruction as well as the required number of clock cycles (CPI). Whether it be a clock cycle, each instruction or the number of clock cycles required are determined by the achievement of the processor. In this study, we constructed single-cycle data path and the combinational logic to achieve the controller.This experiment, we use Quartiis II 8.0 software to design a single-cycle instruction with 6 CPU, and it conducted a simple test, thefinal completion of a proper single-cycle CPU design.Keywords：Data path, Controller, Control Signal,Single-cycle实验内容：1、通过实验的学习，基本熟悉quarters II软件的使用，并能熟练运用试验所需元件。
计算机组成原理--教学大纲
计算机组成原理教学大纲是计算机专业系统能力培养核心课程。
采用系统观、构造观和工程观的教学设计，研究冯诺依曼计算机各功能部件的工作原理与设计方法，指导大家进行系列组成原理实验，提升智能硬件设计及软/硬协同计算机系统编程能力！提升研究生入学组成原理备考能力。
课程概述“计算机组成原理”是一门理论性、工程性、技术性和实践性都很强的核心专业基础课程，在计算机学科系列课程中处于承上启下的作用。
课程教学目标是通过相关的教学活动，帮助学生理解计算机基本组成部件(包括运算器、控制器、存储器、输入/输出)的结构、工作原理、内部运行机制和设计方法。
加深学生对计算机软、硬件系统的整体化理解，建立硬件/软件协同的整机概念，并有效增强学生的计算机系统设计能力。
课程学习为研究生考试、后续课程（如系统结构，并行编程、嵌入式系统、接口技术）的学习，参加IT企业招聘等都奠定了坚实的基础。
本MOOC 课程具有如下特点：1.面向系统能力培养的教学设计结合课程特点与教学目标，创造性提出基于构造观、系统观、工程观的教学设计。
其中，构造观重在培养软/硬功能部件设计方法，提升部件级的设计能力；系统观强调硬件结构对软件执行正确性及性能的影响，提升学生软硬协同的系统分析与解决问题的能力；工程观训练考虑工程制约因素,选择恰当技术、优化工程的意识，提升系统实现能力。
2.精心设计实验内容结合教学团队多年系统能力培养实践教学经验，参考国际一流计算机专业相关课程的先进经验，引入了易学易用的免费开源虚拟仿真实验平台，本着理论实践一体化、实验目标系统化、课内课外协同化等原则，建立了逐层递进、立足计算机系统、设计型实验为主导的实践教学体系开发了系列原创的课程实验，引导学生从逻辑门电路开始逐步设计运算部件、存储器、数据通路和控制器、流水线冲突冒险机制直至完整的MIPS 流水CPU来深入理解计算机软硬件系统。
授课目标通过该课程的学习，使学生全面、系统地掌握冯·诺依曼结构计算机各组成部件的基本结构、工作原理、内部运行机制和基本设计方法；加深学生对计算机软、硬件系统的整体化理解，建立硬件/软件协同的整机概念，并有效增强学生的计算机硬件素养和软件协同的系统观，有效增强学生的计算机系统设计能力。
中山大学计算机组成原理实验单周期CPU设计
中⼭⼤学计算机组成原理实验单周期CPU设计《计算机组成原理实验》实验报告（实验三）学院名称：数据科学与计算机学院专业（班级）：学⽣姓名：学号：时间：2019 年11 ⽉8 ⽇成绩:实验三：单周期CPU设计与实现⼀.实验⽬的(1) 掌握单周期CPU数据通路图的构成、原理及其设计⽅法；(2) 掌握单周期CPU的实现⽅法，代码实现⽅法；(3) 认识和掌握指令与CPU的关系；(4) 掌握测试单周期CPU的⽅法。
⼆.实验内容设计⼀个单周期CPU，该CPU⾄少能实现以下指令功能操作。
指令与格式如下：==> 算术运算指令加“加”运算。
加“加”运算。
==> 逻辑运算指令加“与”运算。
功能：GPR[rt] ←GPR[rs] or zero_extend(immediate)。
==>移位指令==>⽐较指令==> 存储器读/写指令==> 分⽀指令else pc ←pc + 4特别说明：offset是从PC+4地址开始和转移到的指令之间指令条数。
offset符号扩展之后左移2位再相加。
为什么要左移2位？由于跳转到的指令地址肯定是4的倍数（每条指令占4个字节），最低两位是“00”，因此将offset放进指令码中的时候，是右移了2位的，也就是以上说的“指令之间指令条数”。
else pc ←pc + 4（16）bltz rs, offsetelse pc ←pc + 4。
==>跳转指令（17）j addr说明：由于MIPS32的指令代码长度占4个字节，所以指令地址⼆进制数最低2位均为0，将指令地址放进指令代码中时，可省掉！这样，除了最⾼6位操作码外，还有26位可⽤于存放地址，事实上，可存放28位地址，剩下最⾼4位由pc+4最⾼4位拼接上。
==> 停机指令功能：停机；不改变PC的值，PC保持不变。
三.实验原理单周期CPU指的是⼀条指令的执⾏在⼀个时钟周期内完成，然后开始下⼀条指令的执⾏，即⼀条指令⽤⼀个时钟周期完成。
MIPS指令单周期CPU设计
rd rs rt imm
sw rt rs imm Addr = R[rs] + SignExt(imm) MEM[Addr] = R[rt]
PC
Register File
ALU
+4
Data memory
4. MIPS指令——BEQ
比较指令BEQ
– beq rs rt imm
Phase 5: Register Write (WB for “write back”)
– Write the instruction result back into the Register File – Those that don’t (e.g. sw, j, beq) remain idle or skip this phase
– if R[rs] = R[rt] – then PC (PC +4)+ SignExt(imm) – Else PC PC+4
instruction memory rd rs rt imm MUX
PC
Register File
ALU
+4
Data memory
5. MIPS指令——Jump
Data memory
rd rs rt
Register File
PC
单周期CPU设计思路
指令的行
– 显然要设计一个时序逻辑电路 – 一条指令用一个CPU周期完成
执行步骤的实现
– 取指：从指令存储器中读指令（地址：PC）
– 读出一或两个源寄存器的值（寄存器组）
– 进行指令规定的运算（ALU） – 读/写数据存储器
– Zero extend imm16? – Pass imm16 to input of ALU? – Write result to rt?
CPU设计实践教程6-Minisys-1单周期CPU控制器的设计
指令操作码 ori
addiu
lw
sw
beq jump
RegDst
0
0
0
000000 R-format
1
RegDST = R-format
wire R_format;
assign R_format = (Opcode==6'b000000)? 1'b1:1'b0; assign RegDST = R_format; //说明目标是rd，否则是rt
output Sftmd; output[1:0] ALUOp;
// 他I-类型指令 // 为1表明是移位指令 // 是R-类型或I_format=1时位1为1, beq、bne指令则 // 位0为1
2021/9/5 P.22
单周期控制器设计
RegDST的控制电路
op 001101 001001 100011 101011 000100 000010
output nBranch; // 为1表明是Bne指令
output Jmp;
// 为1表明是J指令
output Sftmd; // 为1表明是移位指令
2021/9/5 P.25
单周期控制器设计
练习2
请给出下列控制信号电路的Verilog描述
assign Sw = ？？？？？ assign ALUSrc = ？？？？？ assign Branch = ？？？？？ assign nBranch = ？？？？？ assign Jmp = ？？？？？
2021/9/5 P.10
创建一个项目
在打开的Default Port对话框中选择的FPGA器件为 xc7a100tfgg484-1，如图所示，点击Next。
单周期和多周期专用CPU设计[设计+开题+综述]
![单周期和多周期专用CPU设计[设计+开题+综述]](https://img.taocdn.com/s3/m/fb4fef2ef02d2af90242a8956bec0975f465a483.png)
单周期和多周期专用CPU设计[设计+开题+综述]开题报告计算机科学与技术单周期和多周期专用CPU设计一、选题的背景与意义随着信息技术的迅猛发展，计算机技术也在不断革新，而计算机已经成为了人们日常生活中不断或缺的一个组成部分，在经济全球化和网络普及化的今天，计算机对于人们的影响也越来越大，而作为计算机的核心设备，CPU也在不停地更新换代并越来越受到人们的关注和重视，多线程，多核心理论的产生，使得CPU的革新速度又得到进一步的提升。
本课题旨在通过对硬布线控制器知识的分析，对单、多周期CPU设计进行探究，熟练掌握CPU内部线路，实现其功能。
中央处理器（Central Processing Unit，CPU），是电子计算机的主要设备之一。
其功能主要是解释计算机指令以及处理计算机软件中的数据。
所谓的计算机的可编程性主要是指对CPU的编程。
CPU，往往采用硬布线逻辑实现。
硬布线控制器又称组合逻辑控制器，它将控制部件做成产生专门固定时序控制信号的逻辑电路，产生各种控制信号。
硬布线控制器又称组合逻辑控制器，以使用最少元件和取得最高操作速度为设计目标。
硬布线控制的功能由逻辑门组合实现。
硬布线控制逻辑主要取决于电路延时，因而在超高速机器中，对影响速度的关键部分如核心部件CPU，往往采用硬布线逻辑实现。
近年来，在一些新型计算机系统中，例如，RISC(精简指令系统计算机)中，一般都选用硬布线逻辑电路。
，与微程序控制器相比，硬布线控制的速度较快。
其原因是微程序控制中每条微指令都要从控制存储器中读取一次，影响了速度，而硬布线控制主要取决于电路延迟。
另外，随着新一代机器及VLSI技术的发展与不断进步，硬布线逻辑设计思想又得到了重视，现代新型计算机体系结构RISC 中多采用硬布线控制逻辑。
另外我们还需要了解EDA技术，它是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。
单周期设计实验报告
一、实验目的1. 了解单周期CPU的基本原理和设计方法。
2. 掌握单周期CPU的数据通路结构及其实现过程。
3. 熟悉单周期CPU的指令集和指令格式。
4. 通过实验验证单周期CPU的功能和性能。
二、实验内容1. 单周期CPU的数据通路结构单周期CPU的数据通路主要由以下几个部分组成：（1）指令寄存器（IR）：存储从内存中取出的指令。
（2）程序计数器（PC）：存储下一条指令的地址。
（3）寄存器文件（RF）：用于存储操作数和中间结果。
（4）算术逻辑单元（ALU）：执行指令中的算术运算和逻辑运算。
（5）数据内存（DM）：存储数据和指令。
（6）控制单元：根据指令操作码生成相应的控制信号。
2. 单周期CPU的指令集和指令格式本实验所采用的指令集包括以下几种：（1）算术运算指令：如加法、减法、乘法、除法等。
（2）逻辑运算指令：如与、或、非等。
（3）数据传输指令：如将寄存器中的数据传送到内存或寄存器中。
（4）跳转指令：改变程序计数器的值，实现程序跳转。
指令格式如下：| 操作码 | 操作数1 | 操作数2 | 目标寄存器 ||--------|--------|--------|------------|| 5位 | 5位 | 5位 | 5位 |3. 单周期CPU的设计与实现（1）硬件设计根据实验要求，设计单周期CPU的硬件结构，包括各个模块的连接和功能实现。
（2）软件设计编写指令译码程序，根据指令操作码生成相应的控制信号，控制各个模块执行指令。
4. 实验验证（1）编译测试程序将测试程序编译成机器码，存入数据内存。
（2）运行测试程序通过程序计数器逐条取出指令，执行指令，观察结果。
（3）分析实验结果根据实验结果，分析单周期CPU的功能和性能。
三、实验结果与分析1. 单周期CPU能够正确执行指令，实现算术运算、逻辑运算、数据传输和跳转等功能。
2. 单周期CPU的数据通路结构简单，指令执行速度快，但资源利用率较低。
3. 实验结果表明，单周期CPU具有较高的性能，但在实际应用中，需要根据具体需求进行优化设计。
第一讲单周期数据通路的设计第二讲单周期控制器的设计第.ppt
控制部件
CPU的工作：取指令，指令译码， 取操作数，运算，存结果（每步都 需检测“异常” “中断”）
数据通路（执行部件）的位置
°计算机的五大组成部分： CPU
Input Control Memory Output 注意以下层次结构： CPU °执行部件（数据通路） • 操作元件 • 存储（状态）元件 寄存器
datamem多周期时合用不同周期中重复使用指令各阶段分析取指令阶段?执行一次存储器读操作?读出的内容指令保存到寄存器ir指令寄存器中?ir的内容不是每个时钟都更新所以ir必须加一个写使能控制?在取指令阶段结束时alu的输出为pc4并送到pc的输入端但不能在每个时钟到来时就更新pc所以pc也要有写使能控制译码读寄存器堆阶段?经过控制逻辑延迟后控制信号更新为新值?执行一次寄存器读操作并同时进行译码期间alu空闲可以考虑投机计算分支地址?期间alu空闲可以考虑投机计算分支地址alu运算阶段?alu运算输出结果一定要在下个时钟到达之前稳定?如果是分支branch指令该阶段需决定是否将分支地址写入pc读存储器阶段?由alu运算结果作为地址访问存储器读出数据写结果到寄存器?把之前的运算结果或读存储器结果写到寄存器堆中第一个周期取值周期第二个周期译码取数周期第三四五个周期各指令不同寄存器堆和存储器的写定时idealvs
RW
32-to-1 Decoder
31
M U busA
C
D C
Register 30 Register 31
X
busW Clk
D
每个寄存器由32个触发器组成; 输入数据来自busW，读出数据分别送 busA和busB; WriteEnable信号控制是否写入新值。
Back to add
M U X busB
单周期控制介绍
控制理论
如何用具体电路实现对占空比的控制？
Clk
Rst
Ts
C
R
+
时钟发生器 比较器
+
Vm
Clk
S
Q
t
PWM
T on
R
积分器
Vref
S
Q
驱动信号
PWM
y (t )
x(t )
t
x (t )
Vref
y (t )
t t
每个周期开始阶段，开关S由RS 触发闭合，积分器开始积分，当 积分值Vm=Vref时，比较器翻转， RS复位，S断开，积分器复位。
优缺点分析
总结
2015/9/8 Tuesday
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总结
介绍了单周期控制的概念 介绍了单周期控制的控制机理与实现过程
介绍了单周期控制的抗扰动性能
进行了优缺点比较 简要介绍了单周期控制的拓展
2015/9/8 Tuesday
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Thank you!
2015/9/8 Tuesday
开关管关断并且积分器重置为0
2015/9/8 Tuesday
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控制概念
假如控制参数是恒定的， 那么二极管电压的平均值 也为恒定的。 积分器的斜率直接正比于 电源电压。 当电源电压较高时，积分
器响应斜率越陡；所以， 积分器达到控制参数的值 也越快。因此，占空比越 小。当电源电压较低时， 占空比则相应较高。
Vm
Vref
rst
t
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控制理论
设计积分器R、C值，使得Ts=RC，从而得到一个开关周期内输出信号y(t) 的平均值为：
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号之间关系的表。 第五步：根据表得到每个控制信号的逻辑表达式，据此设计控制器电路。
处理器设计涉及到数据通路的设计和控制器的设计 数据通路中有两种元件
°定时方式：规定信号何时写入状态元件或何时从状态元件读出 • 边沿触发（edge-triggered）方式： - 状态单元中的值只在时钟边沿改变。每个时钟周期改变一次。 • 上升沿（rising edge） 触发：在时钟正跳变时进行读/写。 • 下降沿（falling edge）触发：在时钟负跳变时进行读/写。
°操作功能可形式化描述 • 描述语言称为寄存器传送语言RTL (Register Transfer Language) • 本章所用的RTL规定如下： （1）R[r]——寄存器r的内容； （2）M[addr]——读取主存单元addr的内容； （3） “”——表示传送操作，传送源在右，传送目的在左； （4）PC——表示程序计数器PC的值； （5）OP[data]——对数据data进行OP操作。
• ori rt, rs, imm16 °LOAD and STORE
31 26
21
16
op
rs
rt
6 bits 5 bits 5 bits
0 immediate
16 bits
• lw rt, rs, imm16
• sw rt, rs, imm16
°BRANCH: • beq rs, rt, imm16
ALU以加法器为核心
指令执行控制逻辑 更多寄存器等
CPU
运算部件以ALU/加法 器为核心
（大家都需要：多路选 择器和传输线路等）
CPU基本组成原理图
控制器 主要由 指令译码器 和 控 制信号形成部件 组成
指令寄存器----IR 程序计数器---PC
执行部件 CPU 由 执行部件 和 控制部件组成
控制部件
准备工作：组成指令功能的四种基本操作
°每条指令的功能总是由以下四种基本操作来实现： （1）读取某一主存单元的内容，并将其装入某个寄存器； （2）把一个数据从某个寄存器存入给定的主存单元中； （3）把一个数据从某个寄存器送到另一个寄存器或者ALU； （4）进行某种算术运算或逻辑运算，将结果送入某个寄存器。
CPU的工作：取指令，指令译码， 取操作数，运算，存结果（每步都 需检测“异常” “中断”）
数据通路（执行部件）的位置
°计算机的五大组成部分：
CPU
Control
Memory
Input
DDataatpaaptahth
Output
注意以下层次结构：
CPU °执行部件（数据通路）
• 操作元件 • 存储（状态）元件
单总线数据通路
总线连接 方式！
四种基本操作的时序 • 在通用寄存器之间传送数据 1Cycle?
R0out，Yin
• 完成算术、逻辑运算 3Cycles?
R1out，Yin
R2out，Add，Zin
外总线
Zout，R3in • 从主存取字 R[R2]←M[R°控制部件（控制器）
°什么是数据通路（DataPath）? • 指令执行过程中，数据所经过的路径，包括路径中的部件。它是指令 的执行部件。进行数据存储、处理、传送
°控制器（Control）的功能是什么？ • 对指令进行译码，生成指令对应的控制信号，控制数据通路的动作。 能对执行部件发出控制信号，是指令的控制部件。
大家记得是哪三种类型？ R-Type、I-Type、J-Type
31 26
21
16
11
6
°ADD and SUBSTRACT op
rs
rt
rd shamt
• add rd, rs, rt
6 bits 5 bits 5 bits 5 bits 5 bits
0 func 6 bits
• sub rd, rs, rt °OR Immediate:
• 操作元件：由组合逻辑电路实现 • 存储（状态）元件：由时序逻辑电路实现
RTL: The ADD Instruction（加法指令）
31 26
21
16
11
6
op
rs
rt
rd shamt
6 bits 5 bits 5 bits 5 bits 5 bits
0 func 6 bits
°add rd, rs, rt • M[PC]
Ch 6: CPU - Datapath and Control 中央处理器：数据通路和控制器
第一讲 单周期数据通路的设计 第二讲 单周期控制器的设计 第三讲 多周期处理器的设计 第四讲 微程序控制器设计与异常处理
第一讲 单周期数据通路的设计
主要内容
°CPU的功能及其与计算机性能的关系 °数据通路的位置 °单周期数据通路的设计
数据通路与时序控制
°现代计算机都是同步系统(Synchronous system) • 所有动作有专门时序信号来定时 • 同步系统常用的定时信号：时钟
°现代计算机中的“指令周期” • CPU取并执行一条指令的时间 • 每条指令的指令周期肯定一样吗？——不一定 • 一个指令周期可分为取指令、读操作数、执行并写结果等多个步 骤，将在几个时钟周期内完成。
falling edge
cycle time
rising edge
状态元件中何时状态被改变？
这期间D的变化不影响Q
Q总是在clock-to-Q后跟着D变化
( Latch Prop - 锁存延迟 )
切记：状态单元的输入信息总是在一个时钟边沿到达后的“Clk-toQ”时才被写入到单元中，此时的输出才反映新的状态值
°JUMP: • j target
本讲目标：实现以上7条指令对应的数据通路！ 教材中实现了11条指令，可将7条指令和11条指 令的数据通路进行对比，以深入理解设计原理。
31 26 op
0 target address
6 bits
26 bits
设计处理器的步骤
ISA确定后，进行处理器设计的大致步骤
第一步：分析每条指令的功能，并用RTL(Register Transfer Language) 来表示。
• 写操作（时序逻辑操作） ：写使能为1的情况下，时钟Clk
边沿到来时，Data In传来的值开始被写入Address指定的存
储单元中。
为简化数据通路操作说明，把存储器简化为带时钟信号 Clk的理想模型。并非真实存在于CPU中！
数据通路与时序控制
现代计算机的时钟周期
Clk Setup Hold
寄存器的输入可变化
操作元件：组合逻辑电路
°加法器 (Adder)
A
32
B 32
Adder
CarryIn
32 Sum Carry
°译码器
(Decoder)
3
Decoder
控制信号
out0 out1 out2
out7
多路选择器
Select
(MUX)
A 32 B 32
MUX
32 Y
算逻部件
OP
组合逻辑元件的特点：
其输出只取决于当前的输入。即：若 输入一样，则其输出也一样
31 26
21
16
0
op
rs
rt
imm16
6 bits 5 bits 5 bits
16 bits
°lw rt, rs, imm16
• M[PC]
(同加法指令)
• Addr ← R[rs] + SignExt(imm16)
计算数据地址 (立即数要进行符号扩展)
• R[rt] ← M[Addr]
回顾： CPU功能及其与计算机性能的关系
加法器
与或门等 （逻辑运算）
移位器 寄存器 运算控制逻辑
°计算机性能(程序执行快慢)由三个关 键因素决定（回顾）
• 指令数目、CPI、时钟周期
ALU
- 指令数目由编译器和ISA决定
- 时钟周期和CPI由CPU的实现 来决定
运算部件
因此，CPU的设 计与实现非常重 要！它直接影响 计算机的性能。
数据通路中的状态元件：寄存器(组)
状态元件: 寄存器和寄存器组
°寄存器（Register） • 有一个写使能（Write Enable-WE）信号 0: 时钟边沿到来时，输出不变 1: 时钟边沿到来时，输出开始变为输入 • 若每个时钟边沿都写入，则不需WE信号
°寄存器组（Register File） • 两个读口（组合逻辑操作）：busA和 busB分别由RA和RB给出地址。地址RA 或RB有效后，经一个“取数时间 (AccessTime)”，busA和busB有效。 • 一个写口（时序逻辑操作）：写使能为1 的情况下，时钟边沿到来时，busW传来 的值开始被写入RW指定的寄存器中。
Read, WMFC (等待MFC)
MDRout，R2in
Read/Write时间更
• 写字到主存 M[R[R1]] ← R[R2] 长，故以此为准！
R1out，MARin
R2out，MDRin，3Cycles?
Write, WMFC
通 用 寄 存 器
内总线
OP: Add、Sub、 And、Or 等
Setup Hold
.
.
.
.
.
.
.
.
.
.
.
.
Clk
Clk
数据通路由 “ … + 状态元件 + 操作元件( 组合电路) + 状态元件 + …” 组成