MaxPlusII使用指南

将当前设计文件设定为工程文件
注意，此路径的指示文件 始终指向当前的工程文件！
开始编译/综合工程文件---半加器
消掉此设置
为顶层设计文件--全加器的设计 另建一原理图编辑窗
设计全加器原理图
存盘！
双击此元件
打开原理 图编辑窗
将当前文件设置
成工程文件！
编译/综合前选定适配元件
消去QUARTUS设 置
使用MAX+PLUS II编译器对Altera器件设计进行编译， 并使用Altera校验工具进行器件或板级仿真。
支持与Synopsys、Viewlogic、Mentor Graphics、Cadence、Exemplar、 Data I/O、Intergraph、Minc、OrCAD等公司提供的工具接口；
选择适配器件
再选择适当的器件， 以下假设所选的器 件是EPF10K10LC84
选择器件系列
编译！
仿真测试全加器的逻辑功能
建立波形 仿真文件
选择波形编辑 器
输入测试信号
输入测试信号
全加器端口信 号
按此键
设置输入信号电平，启动仿真器
启动仿真器
时序仿真
逻辑测 试正确
建立一个新工程
每个设计都都是一个工程，都必须有一个工程名 工程名必须与设计文件名一致（相符）
原理图设计输入 文本设计输入
• 使用 VHDL、AHDL等硬件描述语言
第三方 EDA 工具
EDIF文件
• 利用开发工具FPGA-Express，或SYNPLIFY等生成
OrCAD编辑的原理图，Xilinx公司XNF格式的文件
设计输入文件
VHDL/Verilog AHDL
波形输入
工具栏提供常用功 能的快速启动
“Help” 菜单为你 提供联机 帮助
状态提示条简要描述被选中的 菜单命令和工具栏按钮
MAX+PLUSII设计流程
设计说明书
设计输入
编译设计文件 综合、适配与优化 定时验证，时序仿真
器件编程 应用系统硬件测试
应用系统投产
修改设计
#
设计输入
多种设计输入方法
MAX+PLUS II
其他功能
与其他 EDA工具良好接口
Altera的门阵 列转换工具包
LMF TDF
Verilog HDL 和 VHDL 设计文件
标准 EDA HDL文件
标准 EDA 原理图
EDIF
标准 EDA 仿真器
MAX+PLUS II
Verilog HDL VHDL EDIF SDF
MAX系列 FLEX系列 Classic系列
工程名
工程路径
开始！
另建自己 的工作目录
使用MAX+PLUSII中的文本 编辑器
使用文本编辑器，编辑VHDL程序
Max+Plus II 提供文本编辑器，使用
选择
方法如下
文本
编辑
项
鼠标点击FILE 和“New”
打开文本编辑器，输入VHDL程序，并存盘
注意， 存盘 的文 件名 必须 与程 序的 实体 名一 致
图形 设计输入
文本设计输入 (AHDL, VHDL, Verilog HDL)
波形设计输入 Design Entry
分层 设计输入
版图 编辑
MAX+PLUS II 编译器
设计规则检查
逻辑综合 装入器件 多器件划分
自动错误定位
定时驱动编译
验证和编程
EDIF Verilog VHDL SDF
标准的 EDA 设计验证方式:
取名并存盘
文件语法检查、将其变成元件入库，并设其为工程文件
注意，此工程路径已经 指向本项设计文件！ 即已指定cnt4.vhd为
工程文件，即顶层文件
编译前，选择VHDL 的IEEE标准版本
用鼠标选 一个版本
语法错误定位
???
缺分号
改错后准备编译
选定器件，并编译
选器件系列： FLEX10K
消去勾 选 EPF10K10LC84-4
Cadence Mentor Graphics Logic Modelling Synopsys Viewlogic 其他方式
定时仿真
功能仿真
多器件仿真 定时分析
器件编程
功能
编译核心支持Altera的可编程逻辑器件： FLEX 10K、FLEX 8K、MAX9000、MAX7000、FLASHlogic、MAX5000、Classic系列；
MAX+PLUS II 的符号编辑器
MAX+PLUS II 的版图编辑器
MAX+PLUS II 的图形编辑器
MAX+PLUS II 的文本编辑器
顶层文 件
顶层设计文件可以是 下列格 式： .gdf, .tdf, .vhd, .s
ch, 和.edf
图形输入
.gdf
.wdf
.tdf
.vhd
图形 文件
波形 文件
仿真
选波 编辑
编辑波形文件
按此键，确 定观察信号
设定仿真波形参数
设定仿 真测试 周期
设定时 钟周期
加入时钟信号
鼠标单击这里
波形文件存盘，启动波形仿真器
启动波 仿真器
按“START”启动仿真
显示仿真结果，启动时序分析器
延时9.6ns
启动时序 分析器
测试最高时钟频率
点击这里
最高频率 125MHz
文本 文本 文件 文件
.sch
.edf
.xnf
图形 文件
文本 文件
文本 文件
MAX+PLUS II 自身产生
从其他 EDA 工具输入
OrCAD
Synopsys, ViewLogic, Mentor Graphics,
等厂商的EDIF文件
Xilinx
半加器的电路和真值表
全加器的电路和真值表
Hale Waihona Puke 首先建立新目录！ 提供广泛的联机帮助 支持多种平台 ( PC机和工作站 ) 支持多种 EDA软件和标准
MAX+PLUS II 能做什么?
在一个独立的环境下运行
设计输入
设计编译
EDIF
LPM 及其他
标准 EDA 设计输入:
Cadence Mentor Graphics OrCAD Synopsys Viewlogic 其他输入方式
引脚锁定
再见！
GW48的使用
ES-Site & PLS-WEB 允许用户使用 Classic 系列, MAX5000 系列, MAX7000(S) 系列以及EPM9320, EPF8282A/EPF8452A, EPF6016, EPF10K10器件完成设计
编译器的输入和输出文件
第三方 EDA 设计文件
(.edf, .sch, .xnf)
为设计工程建立一个新的 目录--- WORK 库
新建目录
打开原理图编辑窗
选原理图 编辑器
二输 入或门
用鼠标双击图面 基本逻辑器件库，双击之
用键盘打入输 入引脚名，并回车
同样方法引 进输出引脚
将半加器原理图存盘
文件取名 为 adderh.gdf
将半加器变成一单一元件，并入库
注意，选此目录， 可将当前文件变 成原理图软件入库！
划分模块
设计医生
逻辑综合 模块
装入模块
装配模块
第三方 EDA 仿真和定时文件
(.edo, vo, vho, sdo)
功能仿真 网表文件
(.snf)
定时仿真 网表文件
(.snf)
编程文件
(.pof, .sof, .jed)
设计输入总结
用户
MAX+PLUS II 符号编辑器
MAX+PLUS II 波形编辑器
ES-Site 授权 及 PLS-WEB 特点
设计输入
项目编译
MAX+PLUS II MAX+PLUS II
文本编辑器
图形编辑器
编译器 网表提取器
数据库 建库器
项目校验
MAX+PLUS II 信息处理器 和 层次显示
逻辑 综合器
适配
器件编程
MAX+PLUS II 时间分析器
MAX+PLUS II 编程器
映射文件
(.lmf)
MAX+PLUS II 设计文件
(.gdf, .tdf, .vhd)
指定和配置信息
(.acf)
MAX+PLUS II 编译器
编译器网表提取模块 （包含各种网表的阅读
器）
功能、定时或链接 SNF
提取模块
EDIF、 VHDL 和 Verilog Netlist 生成模块
数据库生 成模块
Max+Plus II 简易用户使 用入门指南
什么是MAX+PLUS II?
一个全面集成的 FPGA、CPLD 开发系统
提供与器件结构无关的开发环境
支持 所有的 Altera产品(所有器件使用一个库)
广泛满足设计需求
设计输入 综合 布局和布线 (装入) 仿真 定时分析 器件编程
MAX+PLUS II 图形编辑器
MAX+PLUS II 文本编辑器
MAX+PLUS II
第三方 EDA 工具
设计文件
支持文件
.gdf
.wdf
.sym
.tdf
.vhd
.inc
.sch
.edf
.lmf
.xnf
MAX+PLUS II 的操作环境
工程路径 和工程名称
“MAX+PLUS II” 菜单使你访问到 MAX+PLUS II的所 有功能
设计输入、处理与校验功能一起提供了全集成化的一套可编程逻辑开发工具， 可加快动态调试，缩短开发周期；
支持各种HDL设计输入，包括VHDL、Verilog和Altera的AHDL； 可与其他工业标准设计输入、综合与校验工具链接。
与CAE（计算机辅助工程）工具的接口符合EDIF200和209、参数化模块库（LPM）、 Verilog、VHDL及其它标准。