基于数字电子的数字时钟设计有闹钟功能

基于数字电子的数字时钟设计有闹钟功能
课程设计报告
学生姓
名:孙铭阳学号：0322 学
院:电气工程学院
班
级:电自1321
题
目:数字时钟设计
指导教师：职称: 2015年 7月 22日
目录
创新部分 (1)
第一章设计内容及要求
设计目的
使学生对电子的一些相关知识有感性认识，加深电类有关课程的理论知识；；掌握电子元件的焊接、电气元件的安装、连线等基本技能，培养学生阅读电气原理图和电子线路图的能力。

并在生产实践中，激发学生动手、动脑、勇于创新的积极性，培养学生严谨、认真、踏实、勤奋的学习精神和工作作风，为后续专业课程的学习打下坚实的基础。

设计内容和要求
(1)稳定的显示时、分、秒。

（要求24小时为一个计时周期）
(2)当电路发生走时误差时，要求电路有校时功能。

(3）电路有整点报时功能。

报时声响为四低一高，最后一响高音正好为整点。

创新部分
（1）闹钟功能
第二章系统总体设计方案
数字时钟的组成
数字电子钟的电路由秒脉冲发生器、分秒计数器、74LS90（二—五—十进制加法计数器）、74LS85（比较器）、时间译码及控制门，555定时器，七段数码管等构成。

原理分析
它由多谐振荡器、分频器、计数器、译码器、显示器、报时电路、校时电路
和闹钟电路组成。

多谐振荡器产生的信号经过分频器作为秒脉冲，秒脉冲送入计数器计数，计数结果通过“时”、“分”、“秒”译码器显示时间。

分频器能将多谐振荡器产生的1kHZ的脉冲分为500HZ 和1HZ。

基本逻辑功能框图
图1 数字时钟基本逻辑功能框图
第三章器件选择
555集成定时器
555集成定时器由五个部分组成：
1、基本RS触发器：由两个“与非”门组成
2、比较器：C1、C2是两个电压比较器
3、分压器：阻值均为5千欧的电阻串联起来构成分压器，为比较器C1和C2提供参考电压。

4、晶体管开卷和输出缓冲器：晶体管VT构成开关，其状态受Q 端控制。

输出缓冲器就是接在输出端的反相器G3，其作用是提高定时器的带负载能力和隔离负载对定时器的影响。

555芯片内部结构图如下：
图
2 555芯片内部结构图
其逻辑功能表如下：
表1 555定时器功能表
阈值输入（UI1）触发输入（UI2) 复位（RD)
输出（U0) 放电管VT × × 0 0 导通 <2/3VCC <1/3VCC 1 1 截止 >2/3VCC >1/3VCC 1 0 导通 <2/3VCC >1/3VCC
1
不变
不变
其引脚图如下：
图3 555定时器引脚图
1
&
&
&
CO TH
TR
+V CC u O
D
5k Ω
5k Ω5k ΩC 1
C 2G 1G 2G 3T
++－－2
658
4
3
7
R Q
Q
逻辑符号如下：
图4 555逻辑符号图
74LS160
74LS160为十进制同步加法计数器
逻辑功能描述如下：
由逻辑图与功能表知，在CT74LS160中LD为预置数控制端，D0-D3为数据输入端，C为进位输出端，Rd为异步置零端，Q0-Q3
位数据输出端，EP和ET为工作状态控制端。

当Rd=0时所有触发器将同时被置零，而且置零操作不受其他输入端状态的影响。

当Rd=1、LD=0时，电路工作在预置数状态。

这时门G16-G19的输出始终是1，所以FF0-FF1输入端J、K的状态由D0-D3的状态决定。

当RC=LD=1而EP=0、ET=1时，由于这时门G16-G19的输出均为0，亦即FF0-FF3均处在J=K=0的状态，所以CP信号到达时它们保持原来的状态不变。

同时C的状态也得到保持。

如果ET=0、则EP不论为何状态，计数器的状态也保持不变，但这时进位输出C等于0。

当RC=LD=EP=ET=1时，电路工作在计数状态。

从电路的0000状态开始连续输入10个计数脉冲时，电路将从1001的状态返回0000的状态，C端从高电平跳变至低电平。

利用C端输出的高电平或下降沿作为进位输出信号。

逻辑功能表如下：
表2 74LS160逻辑功能表
CP EP ET 工作状态
×0 ×××置零
1 0 ××预置数
× 1 1 0 1 保持
× 1 1 × 0 保持（但C=0）
1 1 1 1 计数
其引脚图如下：
图5 74LS160引脚图
逻辑功能示意图如下：
图6 74LS160逻辑功能示意图
LED显示屏
LED是发光二极管Light Emitting Diode的英文缩写。

LED显示屏是由发光二极管排列组成的一显示器件。

它采用低电压扫描驱动，具有：耗电少、使用寿命长、成本低、亮度高、故障少、视角大、可视距离远、规格品种全等特点。

目前LED显示屏作为新一代的信息传播媒体，已经成为
城市信息现代化建设的标志。

管脚１２３４分别接输出段的Ｑ
０、Ｑ
１
Ｑ
２
、Ｑ
３
．图
形显示如下图所示：
图7 LED图形显示图
4位十进制同步可逆计数器74LS90
74LS90是异步二—五—十进制加法计数器，它既可以作二进制加法计数器，又可以作五进制和十进制加法计数器。

通过不同的连接方式，74LS90可以实现四种不同的逻辑功能；而且还可借助R0(1)、R0(2)对计数器清零，借助S9(1)、S9(2)将计数器置9。

其具体功能详述如下：
(1)计数脉冲从CP1输入，QA作为输出端，为二进制计数器。

(2)计数脉冲从CP2输入，QDQCQB作为输出端，为异步五进制加法计数器。

(3)若将CP2和QA相连，计数脉冲由CP1输入，QD、QC、QB、QA作为输出端，则构成异步8421码十进制加法计数器。

(4)若将CP1与QD相连，计数脉冲由CP2输入，QA、QD、QC、QB作为输出
端，则构成异步5421码十进制加法计数器。

(5)清零、置9功能。

异步清零
当R0(1)、R0(2)均为“1”；S9(1)、S9(2)中有“0”时，实现异步清零功能，即QDQCQBQA＝0000。

置9功能
当S9(1)、S9(2)均为“1”；R0(1)、R0(2)中有“0”时，实现置
9功能，即QDQCQBQA＝1001。

其功能表如下：
表3 74LS90功能表
其引脚图如下：
图8 74LS90引脚图
其逻辑功能示意图：
图9 74LS90逻辑功能示意图
4位数值比较器74LS85
集成74LS85是4位数值比较器
可以用来比较两个4位二进制数A（A3A2A1A0)和B(B3B2B1B0)之间的大小。

其比较原理如下：两个4位二进制的比较是从A的最高位A3和B的最高位B3开始，自高到低的逐位比较。

只有在高位相等时才需要比较低位。

若高位不相等，则两个数的比较结果直接由高位比较结果决定。

其功能表如下：
表4 74LS85逻辑功能表
其引脚图为：
图10 74LS85引脚图
其逻辑功能示意图为：
图11 74LS85逻辑功能示意图
第四章数字时钟的电路设计时钟振荡电路
555多谐振荡器产生1KHz
多谐振荡器是一种能够产生矩形波动的自激振荡器，也称矩形波发生器。

“多谐”指矩形波中除了基波成分外，还含有丰富的高次谐波成分。

多谐振荡器没有稳态，只有两个暂稳态。

在工作时，电路的状态在这两个暂稳态之间自动地交替变换，由此产生矩形波脉冲信号，常用作脉冲信号源及时序电路中的时钟信号。

因此，在此我们使用555定时器构成的多谐振荡器来产生1KHz的矩形脉冲信号。

时钟信号发生电路
图12 555构成的多谐振荡器
图13 多谐振荡器工作波形图
用555定时器构成的多谐振荡器电路如图12所示：图中电容C、电阻R1和R2作为振荡器的定时元件，决定着输出矩形波的正、负脉冲的宽度。

定时器的
触发器输入端和阀值输入端与电容相连；集电极开路输出端接R1、R2相连处，用以控制电容C的充、放电。

电路接通电源的瞬间，由于电容C来不及充电Vc=0v，所以555定时器状态为1，输出Vo为高电平。

同时，集电极输出端对地断开，电源Vcc对电容C充电，电路进入暂稳态，此后，电路周而复始地产生周期性的输出脉冲。

多谐振荡器两个暂稳态的维持时间取决于RC充放电回路的参数。

暂稳态Ⅰ的维持时间，即输出Vo的正向脉冲宽度T1≈（R1+R2）C；暂稳态Ⅱ的维持时间，即输出Vo 的负向脉冲宽度T2≈。

因此，振荡周期T=T1+T2=(R1+R2)C,振荡频率f=1/T。

正向脉冲宽度T1与振荡周期T之比称矩形波的占空比D，由上述条件可得D=（R1+R2）/（R1+2R2），若使R2>>R1，则D≈1/2，即输出信号为正负向脉冲宽度相等的矩形波（方波）
时钟振荡电路的Multisim仿真
图14 时钟振荡仿真电路
图15 555多谐振荡产生1kHz仿真波形图
分频器电路
分频器的功能主要有两个：一是产生标准秒脉冲信号；二是提供功能扩展电路所需要的信号，如仿电台报时用的1KHz的高音频信号和500KHz的低音频信号等。

因此，可以选用3片我们较熟悉的中规模集成电路计数器74LS90可以完成上述功能。

因每片为1/10分频，3片级联则可获得所需要的频率信号，即第1片QA端输出频率为500Hz,第2片QD输出为10Hz，第3片的QD端输出1Hz。

其分频器电路为：
图16 分频器电路图
500HZ波形为：
图17 500HZ波形图1HZ波形为：
图18 1HZ波形图
秒脉冲发生器电路
秒脉冲发生器为六十进制秒计数器。

它由两块中规模集成十进制计数器74LS160，一块组成十进制，另一块组成六进制。

组合起来就构成六十进制计数器，如图所示六十进制计数器。

六进制采用的是反馈清零法范围为0—5，当第六个脉冲到来的瞬间清零，构成六进制计数器。

秒脉冲发生器电路如下：
图19 秒脉冲发生器电路
分脉冲发生器电路
分脉冲发生器的设计为一60进制的计数器，由2片74LS160和1片74LS00组成，分计时电路的计数周期为60秒。

触发信号由秒脉冲信号发生器提供，当计数值为59时，下一次触发信号输入时，向前进位并对计数值清零同时开始下一个计数周期。

分脉冲发生器电路如下：
图20 分脉冲发生器电路
时脉冲发生器电路
在数字电子时钟中，时计时时钟周期都为24h，当触发信号输入时，计数器计数1，累计到23后，下一秒开始清零并向前进位，当计数值达到23时，下一个触发信号输入时，计数器清零同时开始进入下一个计数周期。

时脉冲发生器电路如下：
图21 时脉冲发生器电路。