FPGA and CPLD

Nios嵌入式系统
PC机
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POF硬件购建配 置文件 Nios工作软件 缺点： 1、只适合于Cyclone系列器件 2、无法用于实时多任务重配置
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方案5:PS端口单片机软件方式配置
EPROM或 串行E平方ROM
普通单片机
单 片 机 I/ O 端 口
PS配置端口 DCLK CONF_DONE nCONFIG nSTATUS DATA0
PC机
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PC机
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1.CPLD的JTAG方式编程
对CPLD编程
TCK、TDO、TMS、TDI为CPLD的JTAG口
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CPLD编程下载连接图
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CPLD的多芯片编程
多CPLD芯片编程连接方式
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2．CPLD的isp方式编程

ispLSI器件的编程采用E2CMOS元件来存储数据， 编程时通过行地址和数据位对E2CMOS元件寻址。 编程的寻址和移位操作由地址移位寄存器和数据 移位寄存器完成。两种寄存器都按 FlFO （先入 先出）的方式工作。 由于器件是插在目标系统中或线路板上进行编程， 因此在系统编程的关键是编程时如何使芯片与外 部脱离。
FPGA配置
PC机
配置适配电路 JTAG配置端口
配置器件 或配置电路
PS配置端口
FPGA
专用FLASH 配置器件
AS配置端口
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使用PC并行口配置FPGA
PS模式配置时序
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多FPGA芯片 配置电路
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FLEX、ACEX、APEX等系列 FPGA器件配置连线图
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Byteblaster II下载线
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Byteblaster II下载线
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Byteblaster MV下载线
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Byteblaster MV下载线
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表2. ByteBlaster II, USB Blaster & MasterBlaster 电缆兼容能力
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ISP状态机共有三个状态：
闲置态（IDLE）、移位态（SHIFT）和 执行态（EXECUTE），三种状态转移图如下 图所示。
LX HH 移位态 （取指令） HL HH HH
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LX
HL
LX
闲置态 （空操作）
执行态 （执行指令）
ISP功能提高设计和应用的灵活性
在实验系统中，通常采用外部计算机或控制器进行调试，因
此可以使用被动配置方式。 但是当数字系统设计完毕需要正式投入使用时，在应用现
场不可能在FPGA每次加电后，用一台PC手动地进行配置。
因此上电后，系统自动加载配置对于FPGA来说是必须的， 这时FPGA将主动从外围专用存储芯片中获得配置数据。
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未编程前先焊 接安装 减少对器 件的触摸 和损伤 不计较器 件的封装 形式
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系统内编程--ISP
允许一般的 存储 样机制造方 便 支持生产和 测试流程中 的修改
在系统现场重 编程修改
允许现场硬 件升级
迅速方便地 提升功能
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三、FPGA的配置方案
FPGA是基于 SRAM工艺的 ，掉电后信 息全部丢失 需加配置芯 片来存储信 息。
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通过配置电路后 与PC机的并行 接口相接
10针标准 配置/下载接口
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用专用配置器件配置FPGA
FPGA使用EPC配置器件的配置时序
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FPGA的配置电路原理图
方案2:PS端口OTP专用器件配置
OTP配置器件： EPC1441、 EPC1、 EPC1213等
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PC机
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硬核IP或嵌入式硬件模块（如EAB）调用图示
顶层系统调用
通过LPM编辑器或直接编辑设计 （调用），以及参数设定LPM模 块的相关底层文件（或元件）
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LATTICE 的isp下载方式
CPLD isp --IN-SYSTEM-PROGRAMMERBALE
ISP接口
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编程时连线
器件编程时需要五根信号线用来传递编程信息： 1）ispEN：编程使能信号。当=1时，器件为正常 工作状态；当 =0 时，器件所有的 I/0 端被置成高 阻状态，因而切断了芯片与外电路的联系。 2）SDO：为数据输出线。 3）SLCK：为串行时钟线。 4 ） SDI ：向串行移位寄存器提供编程数据和其它 命令。 5 ） MODE ： 为 编 程 状 态 机 的 控 制 线 ， SDI 与 MODE一起为编程状态机的控制线。
大容量EPROM
ASIC/CPLD
I/ O 端 口
PS配置端口 DCLK CONF_DONE nCONFIG nSTATUS DATA0
各种规模的
FPGA
缺点： 1、电路面积比较大
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配置成功指示
掉电配置选择PS下载模式
PC机选择JTAG下载模式 掉电保护配置复位
40MHz配置时钟源 掉电保护配置器件
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以Altera公司的CPLD及FPGA为主说明编程与配置方法
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一、 ByteBlaster并行下载方式
在实际应用中， Altera公司的器件一般 采用ByteBlaster并行下 载方法，因为这种下载 方式既方便，速度又快。 Altera的ByteBlaster并 行下载电缆的一端为25 芯接口，可以与计算机 上的25芯并口相连，另 一端为l0芯接口，与含 有目标器件的电路板相 连。
FPGA/CPLD 硬件设计开发
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FPGA（Field－Programable Gate Array）， 即现场可编程门阵列。（基于查找表） CPLD(Complex Programmable Logic Device) 复杂可编程逻辑器件。（基于乘积项） VHDL（Very-High-Speed Integrated Circuit Hardware Description Language）。 （Verilog）
方案3:PS端口E平方专用器件配置
编程
配置
TCK 配置电路 和JTAG编 TDO 程端口 TMS
TCK TMS TDO
EPC2配置芯片
DCLK nCS nINIT_CONF OE DATA DCLK CONF_DONE nCONFIG nSTATUS DATA0
FPGA
TDI
TDI
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应用FPGA/CPLD的EDA开发流程: 原理图/HDL文本编辑
综合
FPGA/CPLD
器件和电路系统
1、isp方式下载 2、JTAG方式下载 3、针对SRAM结构的配置 4、OTP器件编程
功能仿真
逻辑综合器
FPGA/CPLD
适配
结构综合器
时序与功能 门级仿真
1、功能仿真 2、时序仿真
MAX 7000S MAX 3000A MAX 9000 MAX 9000A
串行配置器件 增强型配置器件
—
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二、 CPLD的编程方案
CPLD
JTAG编程端口
CPLD
isp编程端口
JTAG编程信号： TCK、TDO、TMS、 TDI
编程适配电路
编程适配电路
CPLD内带有 EEPROM，掉 电后信息也 不会丢失， 只需将软件 设计好的程 序直接下载 到芯片中就 可以。
方案1:PS端口直接配置
FPGA Passive Serial Configuration 被动串行配置模式 FLEX、ACEX、 APEX系列FPGA 配置电路
对FPGA配置
注意： 1、不要忘了将多片配 置 控制信号nCE 引 脚接地！ 2、作为PS配置模式， 不要忘了将配置模式 控制信号脚MSEL1和 MSEL0都接地！
EPROM中 放置多个不 同功能的配 置文件
对FPGA进行配置
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使用单片机配置FPGA
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图2-54 MCU用PPS模式配置FPGA电路
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单片机使用PPS模式配置时序
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用89C52进行配置
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方案6:PS端口ASIC/CPLD硬件高速配置方案
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JTAG接口
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什么是JTAG？
JTAG(Joint Test Action Group:联合测试行动小组)是 一种国际标准测试协议IEEE 1149.1兼容。 主要用于芯片内部测试仿真。现在多数的高级器件都支持 JTAG协议，如DSP、FPGA器件等。 标准的JTAG接口是4线：Twenku.baidu.comS、TCK、TDI、TDO，分 别为模式选择、时钟、数据输入和数据输出线。 JTAG用来对芯片进行测试，允许多个器件通过JTAG接 口串联在一起，形成一个JTAG链，能实现对各个器件分 别测试。 现在，JTAG接口还常用于实现ISP（In-System Programmable: 在线编程），对CPLD、FLASH等器件进行编程。
FPGA/CPLD 编程下载
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下载线及下 载板电路 用户板电路 设计
通常，将对CPLD 的下载称为编程 (Program)，对 FPGA中的SRAM 进行直接下载的方 式称为配置 (Configure)，但对 于OTP FPGA的下 载和对FPGA的专 用配置ROM的下载 仍称为编程。
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配置文件ROM
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FPGA的配置和重配置(RECONFIGURATION）
应用电路系统 大容量 ROM/EPROM/ FLASH芯片
方案1
CPU/CPLD
FPGA
应用电路系统
方案2
1、通用编程器 2、通用仿真器 3、虚拟仪表 … …
RAM
CPU/CPLD
FPGA
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缺点： 1、芯片价格高。 2、只能一次编程。 3、可配置的FPGA规模小，不能用于SOPC系统配置。 4、无法用于实时多任务重配置
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用专用配置器件配置FPGA
EPC2配置FPGA的电路原理图
外部上拉电阻 1K X 5
EPC2可以多次重复编 程，且是isp方式编程 2014-6-17 31
利用FLASH结构的EPC2为FPGA作配置
FPGA
单片机软件配置方案缺点： 1、配置过程中易受干扰，可靠性低，不能用于可靠性要求高的领域。 2、配置速度慢，不能用于反应速度要求高的领域。 3、可配置的FPGA规模小，无法用于大于10K30乃至SOPC领域的器件配置。 4、电路面积比较大 5、实验模式不规范
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单片机产生配置时序、读 取EPROM中的配置数据
PC机
缺点： 1、芯片价格高。 2、可多次编程次数少。 3、无法用于实时多任务重配置
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ByteBlaster(MV)配置电路
方案4:AS端口FLASH专用器件配置
ByteBlasterII配置电路 编程 配置
Cyclone系列 FPGA
ByteBlasterII 配置电路 EPCSX配置芯片 AS配 置端 口
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早期的Byteblaster MV下载线 最新的Byteblaster II下载线 USB blaster 下载线 两种下载模式：
(1)被动串行同步(PS)方式 (2)JTAG方式 接口各引脚信号名称
引脚 PS 模式 JATG 模式 1 DCK TCK 2 GND GND 3 CONF_DONE TDO 4 VCC VCC 5 nCONFIG TMS 6 7 nSTA TUS 8 9 DATA0 TDI 10 GND GND
FPGA的3种常用的
标准下载配置模式
1、Passive Serial Mode 2、Active Serial Mode 3、JTAG Mode
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主动配置方式（AS）：由FPGA器件引导配置操作过程， 它控制着外部存储器和初始化过程； 被动方式(PS): 是由外部计算机或控制器控制配置过程。 FPGA在正常工作时，它的配置数据存储在SRAM中。由 于SRAM的易失性，每次加电时，配置数据都必须重新下载。
器件 Stratix Cyclone Mercury ACEX 1K APEX II APEX 20K APEX 20KE APEX 20KC FLEX 10K FLEX 10KA FLEX 10KE FLEX 8000 FLEX 6000 MAX II MAX 7000A MAX 7000B ByteBlaster II USB Blaster MasterBlaster