FPGA现代数字系统设计实验报告

FPGA现代数字系统设计实验报告实验一 1位全加器的设计一、实验目的1.熟悉QUARTUSII软件的使用；2.熟悉实验箱的使用；3.掌握利用层次结构描述法设计电路。

二、实验原理及说明一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。

图1.1 全加器原理图三、实验步骤1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C62.新建V erilog语言文件，输入如下半加器V erilog语言源程序；module half_adder(a,b,s,co);input a,b;output s,co;wire s,co;assign co=a & b;assign s=a ^ b;endmodule3.保存半加器程序为half_adder.v，进行功能仿真、时序仿真，验证设计的正确性。

4.选择菜单Fil e→Create/Update→Create Symbol Files for current file，创建半加器模块；5.新建原理图文件（如图1.2所示）并保存为full_adder。

图1.2 1位全加器原理图6.对设计进行全编译，如出现错误请按照错误提示进行修改。

7.分别进行功能与时序仿真，验证全加器的逻辑功能。

8.根据实验指导书锁定相应引脚。

9.下载：采用JA TG方式进行下载，验证全加器的逻辑功能(实验中用USB口方式)。

四、仿真波形及硬件验证分析（如表1.1所示）：表1.1 仿真波形分析五、思考题1.为什么在实验步骤3中，将半加器保存为half_adder，可否保存为full_adder？答：不能保存为full_adder，因为VHDL语言中，要求程序名与实体名一致，否则会出现错而且这个程序是生成半加器模块的程序，统一命名对模块理解也容易得多。

2.对电路进行功能仿真与时序仿真时，发现二者有什么样的区别？答：功能仿真就是将综合后的VHDL网表文件再送到VHDL仿真器中所进行仿真。

这时的仿真仅对VHDL描述的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求，仿真过程不涉及具体器件特性，如延时特性。

时序仿真就是将布线器/适配器所产生的VHDL网表文件送到VHDL仿真器中所进行的仿真。

该仿真已将器件特性考虑进去了，因此可以得到精确的时序仿真结果。

3.为什么要进行引脚锁定？答：进行引脚锁定，是为了对硬件进行检测，就是FPGA/CPLD直接应用与系统设计中，将下载文件下载到芯片后，对系统的设计进行的功能检测的过程。

4.采用层次结构法描述电路有什么样的优点？答：可以大大降低设计成本，缩短设计周期；极大地简化设计文档的管理；提高大规模系统电子设计的自动化程度；设计者拥有完全的自主权，再无受制于人之虞；良好的可移植与可测试性，为系统开发提供可靠的保证；能将所有设计环节纳入统一的自顶向下的设计方案中；在系统板设计结束后仍可利用计算机对硬件系统进行完整的测试。

六、实验体会通过本次上机操作，基本上掌握了QUARTUSII软件的使用，了解了怎样去设计一个FPGA程序的方法，学会了在QUARTUSII软件中进行电路的功能仿真和时序仿真，以及怎样下载到FPGA板子上面去。

实验二含异步清0和同步使能的4位加法计数器一、实验目的：学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL技术。

二、原理说明：图2.1是一含计数使能、异步复位和计数值并行预置功能4位加法计数器，例2.1是其VHDL描述。

由图2.1所示，4位锁存器；rst是异步清0信号，高电平有效；clk是锁存信号；D[3..0]是4位数据输入端ENA是使能信号，当ENA为'1'时，多路选择器将加1器的输出值加载于锁存器的数据端；当ENA为'0'时将"0000"加载于锁存器。

图2.1含计数使能、异步复位和计数值并行预置功能4位加法计数器三、实验内容：1、在QuartusII上对例2-1进行编辑、编译、综合、适配、仿真。

说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。

【例2-1】module CNT4B(CLK,RST,ENA,CLK_1,RST_1,ENA_1,OUTY,COUT);input CLK,RST,ENA;output CLK_1,RST_1,ENA_1;output[3:0] OUTY;output COUT;reg[3:0] OUTY;reg COUT;wire CLK_1;wire RST_1;wire ENA_1;assign CLK_1 = CLK;assign RST_1 = RST;assign ENA_1 = ENA;always@(posedge CLK or negedge RST)beginif(!RST)beginOUTY<=4'b0000;COUT<=1'b0;endelseif(ENA)beginOUTY<=OUTY+1;COUT<=OUTY[0] & OUTY[1] & OUTY[2] & OUTY[3];endendendmodule2保存计数器程序为CNT4B.vhd，进行功能仿真、全编译、时序仿真，修改错误。

3锁定相应引脚4下载验证5使用SIGNALTAP II对CNT4B计数器中的COUT, OUTY进行实时测试，流程参考教材第四章。

四、实验结果分析1、仿真波形分析（在实验中仿真波形忘记截图）（1）当RST=1，ENA=1即高电平有效时，系统对输入时钟开始计数，计数值输出给OUTY(3DOWNTO 0)，计数15产生一个进位输出给COUT，同时OUTY溢出归零；（2）当RST=1，ENA=0时，保持原来的计数值不变；（3）当RST=0是，置输出信号为零。

2、用SIGNALTAP II对CNT4B计数器中的COUT, OUTY进行实时测试，测试结果如图2.1所示图2.2 SIGNALTAP II对CNT4B计数器中的COUT, OUTY测试五、思考题：1、改写例2-1，用两个always语句实现模块功能？答：把always部分的程序改为：always@(posedge CLK or negedge RST)b eginassign RST_1 ！= RST;beginOUTY<=4'b0000;COUT<=1'b0;endalways@(posedge CLK or negedge RST)assign RST_1 = RST;assign ENA_1 = ENA;beginOUTY<=OUTY+1;COUT<=OUTY[0] & OUTY[1] & OUTY[2] & OUTY[3];End2、逻辑分析仪的功能是什么？它在FPGA设计中的作用是什么？简述SIGNALTAP II的使用流程。

答：（1）功能：系统级调试工具，可以捕获和显示实时信号，观察在系统设计中的硬件和软件之间的互相作用；（2）FPGA设计中的作用：逻辑分析模块对待测节点的数据进行捕获，数据通过JTAG接口从FPGA传送到Quartus II软件中显示。

使用SignalTap II无需额外的逻辑分析设备，只需将一根JTAG接口的下载电缆连接到要调试的FPGA器件，很大程度上方便了大容量复杂的FPGA系统设计；（3）使用流程：a、设置采样时钟；b、设置被测信号；c、配置采样深度、确定RAM的大小；d、设置buffer acquisition mode。

buffer acquisition mode包括循环采样存储、连续存储两种模式；e、触发级别。

SignalTap II支持多触发级的触发方式，最多可支持10级触发；f、触发条件。

可以设定复杂的触发条件用来捕获相应的数据，以协助调试设计。

五、实验体会通过本次上机操作，进一步地熟悉了QUARTUSII软件的使用以及VHDL语言的编写、编译，进行功能仿真，下载到FPGA后进行SIGNALTAP II逻辑分析。

实验三用状态机实现序列检测器的设计一、实验目的：用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。

二、原理说明：序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出a，否则输出b。

例3-1描述的电路完成对序列数"11100101"的。

当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的密码数相同，则输出“a”，否则仍然输出“b”。

【例3-1】//顶层文件：module XULIEQI(clk,reset,din8,LED7S);input clk;input reset;input [7:0] din8;output [6:0] LED7S;wire [3:0] AB;xulie u1 (clk, din8, reset, din);schk u2 (din,clk,reset,AB);decl7s u3 (AB,LED7S);endmodule//串行检测：module schk(DIN,CLK,CLR,AB);input DIN,CLK,CLR;output[3:0] AB;reg [7:0] Q;reg [3:0] AB;parameteridle = 8'b00000000,a = 8'b00000001,b = 8'b00000010,c = 8'b00000100,d = 8'b00001000,e = 8'b00010000,f = 8'b00100000,g = 8'b01000000,h = 8'b10000000;parameter data=8‟b11100101;always @(posedge CLK or negedge CLR) if(!CLR)beginQ <= idle;endelsebegincase(Q)idle:beginif(DIN==data[7]) Q<=a;else Q<=idle;enda:beginif(DIN== data[6]) Q<=b;else Q<=idle;endb:beginif(DIN== data[5]) Q<=c;else Q<=idle;endc:beginif(DIN== data[4]) Q<=d;else Q<=idle;endd:beginif(DIN== data[3]) Q<=e;else Q<=idle;ende:beginif(DIN== data[2]) Q<=f;else Q<=idle;endf:beginif(DIN== data[1]) Q<=g;else Q<=idle;endg:beginif(DIN== data[0]) Q<=h;else Q<=idle;enddefault :Q<=idle;endcaseendalways @(Q)beginif(Q==h) AB <= 4'b1010 ;else AB <= 4'b1011 ;endendmodule//前端预置8位数据输入：module xulie(clk, din8, reset, din);input clk;input[7:0] din8;input reset;output din;parameters0 = 3'b000,s1 = 3'b001,s2 = 3'b010,s3 = 3'b011,s4 = 3'b100,s5 = 3'b101,s6 = 3'b110,s7 = 3'b111;reg[2:0] cur_state,next_state;reg din;always @ (posedge clk or negedge reset) if(!reset)cur_state <= s0;elsecur_state <= next_state; always @ (cur_state or din8 or din ) begincase (cur_state)s0 : begindin <= din8[7];next_state <= s1;ends1 : begindin <= din8[6];next_state <= s2;ends2 : begindin <= din8[5];next_state <= s3;ends3 : begindin <= din8[4];next_state <= s4;ends4 : begindin <= din8[3];next_state <= s5;ends5 : begindin <= din8[2];next_state <= s6;ends6 : begindin <= din8[1];next_state <= s7;ends7 : begindin <= din8[0];next_state <= s0;enddefault : begindin <= 1'b0;next_state <= s0;endendcaseendendmodule三、实验内容：1. 编写由两个主控进程构成的有限状态机。