5-用集成计数器构成任意进制计数器PPT模板

一、集成计数器74LS160~74LS163
74LS160~74LS163是一组可预置的同步计数器，在计数脉冲上升 沿作用下进行加法计数，它们的功能比较见表3-7。它们的逻辑符号 及引脚排列是相同的，如下图所示。
除具有基本计数功能外，它们还具有一些特殊功能。
（一）预置并行数据输入
在实际工作中，有时在开始计数前，需将某一设定数据预先写入到 计数器中，然后在计数脉冲CP的作用下，从该数值开始作加法或减法 计数，这种过程称为预置。4种型号的计数器均有4个预置并行数据输 入端（D0～D3），当预置控制端（LD）为低电平时，在计数脉冲CP上 升沿作用下，将放置在预置并行输入端（D0～D3）的数据置入计数器， 这种预置方式称为同步预置；当 为高电平时，则禁止预置数。
但用反馈复位法获得的任意进制计数器存在两个问题： 一是有一个极短暂的过渡状态SM；二是清零的可靠性较 差。
（二）反馈置位法（置数法）
反馈置位法是通过控制已有计数器的预置输入控制端 来获得任意进制计数器的一种方法，其基本原理为：利用 给计数器重复置入某个数值来跳跃N－M个状态，从而获 得M进制计数器。
（二）清零
当清零端（R）为低电平时，不管时钟脉冲状态如何，即可完成清 零功能，这种清零方式称为异步清零（74LS160、74LS161）；当清零 端（R）为低电平时，在时钟脉冲上升沿作用下才能完成清零功能，这 种清零方式称为同步清零（74LS162、74LS163）。
（三）计数控制
当计数控制端ET和EP均为高电平时，在CP上升沿作用下 Q0～Q3同时变化，完成计数功能，从而消除了异步计数器中出 现的过渡状态（所谓过渡状态是指在同一CP作用下，异步计数 器的低位输出端已翻转，而高位输出端还没翻转瞬间所产生的一 种状态）；当ET或EP有一个为低电平时，则禁止计数。
任务原理分析
“60进制计数器接线图”所示电路中采用的芯片为74LS161， 它本身是4位二进制计数器，则N=16，而要实现的60进制计数器的 模为M=60。我们可以把M分解为M=N1×N2=10×6，则N1、N2不等 于N，所以可先将两片74LS161分别接成10进制计数器和6进制计数 器。例如，将图中左边的74LS161芯片U1接成10进制计数器，将图 中右边的74LS161芯片U2接成6进制计数器，它们之间以并行进位 的方式连接。
实用数字电子技术
用集成计数器构成任意进制计数器
• 任务描述 • 知识链接 • 任务原理分析 • 任务验证 • 知识拓展
任务描述
用74LS161构成60进制计数器。 如下图所示，U1、U2是两片集成计数器，把它们的输出端 Q3、Q2、Q1和Q0分别接到数字电路实验箱的译码显示电路上， 芯片U1的输出显示为个位，芯片U2的输出显示为十位，数码 管应显示00到59的循环。1Hz是时钟脉冲源。
（1）预置并行数据。当预置并行数据控制端 LD 为低电平时， 不管CP状态如何，可将预置数D0～D3置入计数器（为异步置数）； 当 LD 为高电平时，禁止预置数。
（2）可逆计数。当计数时钟脉冲CP加至CPU（up）且CPD （down）为高电平时，在CP上升沿作用下进行加计数；当计数时钟 脉冲CP加至CPD且CPU为高电平时，在CP上升沿作用下进行减计数。
实用数字电子技术
ቤተ መጻሕፍቲ ባይዱ
（四）进位
4种型号的计数器均有一个进位输出端（CO），当计数溢出 时，CO输出一个高电平进位脉冲，其宽度为Q0高电平部分。
表3-8所示为74LS160/74LS161的功能表。
二、任意进制计数器的构成方法
从降低成本考虑，集成电路的定型产品必须有足够大的批 量。因此，目前常见的计数器芯片在计数进制上只做成应用较 广的几种类型。在需要其他任意一种进制的计数器时，只能用 已有的计数器产品经过外电路的不同连接方式得到。
二、十进制同步加/减可逆计数器74LS192
74LS192是一种可预置8421码的十进制同步加/减可逆计数 器，它采用双时钟的逻辑结构，加计数和减计数具有各自的 时钟通道，计数方向由时钟脉冲进入的通道决定。其引脚排 列如下图所示，逻辑功能如表3-10所示。
由逻辑功能表可知，74LS192的主要功能如下：
（3）具有清零端R（高电平有效）、进位端 CO 以及借位输出 端 BO（计数器溢出时此两端出现低电平）。
下图是74LS192的典型应用电路，即74LS192进行串行级 联时的电路图。各级的清零端R和预置数控制端 LD 并接在一 起，同时将低位的进位输出端CO 接至高一位的CPU，将低位 的借位输出端 BO 接至高一位的CPD。作减计数时，一旦低位 计数器的数值减到零，则 BO 为低电平，使高位的CPD为低电 平，再来一个脉冲，低位 BO 恢复为高电平，此上升沿使高位 减1，同时本位由0000跳变为1001，继续进行减计数；作加计 数时，一旦低位计数器计数到1001时，则由CO 向高位送进位 脉冲，先变为低电平，再来一个脉冲，变为高电平，使高位 加1，同时本位跳变为0000，继续进行加计数。计数器的起始 状态可由预置控制端 LD 和预置数输入端D0～D3来决定。
4．思考一下，能否用其他方法构成60进制计数器?
用两个数码管 观测验证结果
知识拓展
一、CMOS系列双十进制加法计数器CD4518 CD4518是较常用的一种CMOS同步十进制加法计数器， 它的主要特点是时钟触发既可以用上升沿，也可以用下降沿， 输出为8421BCD码。CD4518的引脚排列图如下图所示。
所需仪器与器件如下：
任务验证
1．验证4位二进制同步计数器74LS161的逻辑功能。
2．利用74LS161和与非门74LS10构成任一模长M≤16 的计数器，写出设计方法，画出接线图，并观测记录结果。
3．用两片74LS161、1片74LS10构成的60进制计数器。按图接线， 并观测记录结果。下图为利用数字电路实验箱来验证74LS161构成60 进制计数器的示意图。
任意进制计数器的设计思想为：假定已有N进制计数器， 而需要得到M进制计数器。在N > M的条件下，只要设法使N进 制计数器在顺序计数过程中跳跃N－M个状态，就可获得M进 制计数器。实现这种状态跳跃的方法常用的有反馈复位法（清 零法）和反馈置位法（置数法）两种。
（一）反馈复位法（清零法）
反馈复位法是通过控制已有计数器（设模为N）的异 步清零端来获得任意进制（模为M）计数器的一种方法。 其原理为：假设已有计数器从初始状态S0（通常是触发器 全为0的状态）开始计数，当接收到M个计数脉冲后，电 路进入SM状态。如果这时利用SM的二进制代码通过组合 电路产生异步清零信号，并反馈到已有计数器的 端，于 是电路仅在SM状态短暂停留后就立即复位到S0状态，这样 就跳跃了N－M个状态而获得M进制计数器。
CD4518内含两个功能完全相同的十进制计数器。每一个计数器 均有两个时钟输入端CP和EN。若从CP端输入时钟信号，则要求上 升沿触发，同时将EN端置为高电平；若从EN端输入时钟信号，则 要求下降沿触发，同时将CP端置为低电平。CR端为清零信号输入 端，当在该脚加高电平或正脉冲时，计数器的各输出端即全为低电 平。CD4518的逻辑功能如表3-9所示。
假设两片芯片的初始状态全为0（0000），每当U1计数到9 （1001）时，与非门U3A的输出端为低电平，U3B的输出端则为高 电平，送入U2的使能端，使之允许计数。当下一个时钟脉冲到来 时，U2加1计数，而U1又恢复到0（0000），U3B输出低电平，U2 计数停止。当U2计数到5（0101），同时U1计数到9（1001）时， 与非门U3C输出低电平，送入到U2的 端，等下一个时钟脉冲到来 时，两片芯片同时置数，恢复到0000。因此该电路为60进制计数器。
知识链接
随着集成电路技术的发展，目前市场上有一系列的中 规模集成计数器。所谓中规模集成计数器，就是将整个计 数器电路全部集成在一块芯片上，为了增强集成计数器的 计算能力，通用中规模集成计数器一般设有更多的附加功 能，使用也更为方便。
在常用的中规模集成计数器中，74系列的有 74LS160~74LS163、74LS190~74LS193等；CMOS系列的 有CD4510、CD4518等。