2016年广西桂林电子科技大学通信电子电路及EDA技术考研真题B卷

2016年广西桂林电子科技大学通信电子电路及EDA 技术考
研真题B 卷
通信电子电路
一、填空题（每空1分，共14分）
1. 理想的LC 谐振回路的矩形系数是 ，单LC 谐振回路的矩形系数是 。

2. 设丙类高频功放开始工作于临界工作状态，则：单独增大集电极直流电源电压Ec （其他参数不变）时，功放将进入 工作状态；单独增大负载R （其他参数不变）时，功放将进入 工作状态。

3. 振幅平衡条件是环路增益()o T ω= ，相位平衡条件是()T o ϕω= 。

4. 混频器框图如图所示。

设输入信号是载频100MHz c f =、最大频偏100kHz m f ∆=的FM 信号，混频器输出取低中频：I L c f f f =-，本振频率102MHz L f =，则I f = MHz ，
m
f '∆= kHz 。

I f f ∆m
f 'c
f
5. AM 信号的载波频率为100kHz ，载波振幅为10V ，调制信号频率为10kHz 。

则AM 信号带宽为
kHz ，AM 信号载波分量消耗在单位电阻上的功率为 W 。

6. 已知调制信号为3()cos210u t U t πΩΩ=⨯，调相指数10=p m ，此时PM 波的带宽是 kHz 。

若
U Ω、调制信号频率F 增大一倍，此时PM 波的带宽变为 kHz 。

7. 锁相环路包含 、 和鉴相器。

二、计算题（每题12分，共36分）
1. 谐振回路如图所示。

设电感的损耗忽略不计，信号源接在电感线圈的中心抽头，信号源的幅度为5mA ，信号源内阻5k Ωs R =，200pF C =，1210μH L L ==，负载电阻20k ΩL R =。

（1）画出阻抗变换等效后的等效电路； （2）计算谐振频率0f ；
（3）回路的总电导g ∑； （4）计算有载品质因数L Q ； （5）计算回路的通频带B 。

L
i
2. 下图所示LC 正弦波振荡电路，图中b C 、e C 为旁路电容，115k Ωb R =，27.5k Ωb R =，
2.7k Ωc R =，2k Ωe R =，1500pF C =，21000pF C =，330pF C =， 2.5μH L =。

（1）画出交流等效电路； （2）说明振荡器的类型以及振荡器振荡的条件； （3）计算振荡频率s f ； （4）计算反馈系数F 。

b
C 3C
3. 某FM 调制器的调制灵敏度5kHz/V f k =，调制信号()2cos(22000)u t t πΩ=⨯，载波
6()10cos(410)c u t t π=⨯。

试求：
（1）瞬时频偏()f t ∆； （2）瞬时相移()t ϕ∆； （3）调制指数f m ； （4）FM 信号的带宽； （5）瞬时相位()t ϕ； （6）FM u 的数学表达式。

EDA 技术
一、 选择题（每题2分，共10分）
1．下面属于Verilog HDL 线网型变量的是（ ） A 、 reg B 、 integer C 、 time D 、wire 2．下列不属于常用电阻封装的是（ ）
A 、 0402
B 、 0805
C 、AXIAL0.4
D 、 SIP2 3．常用的“DIP16”封装，第一脚与第二脚之间的间距为( ) A 、2mm B 、1.5mm C 、100mil D 、150mil
4．在进行PCB设计时，下面那个层定义了印制板的外围大小：
A、keepoutlayer
B、multilayer
C、topoverlay
D、bottomlayer
5．当下载程序到CPLD中，是将数据写入到CPLD的（）
A、SRAM
B、EPROM
C、E2ROM
D、FLASH
二、填空题（每题2分，共14分）
1．多条块赋值语句一般以关键词begin开始，以关键词结束。

2．状态机按信号输出方式分，有米利型和型两种。

3．阻塞赋值语句的操作符是，非阻塞赋值语句的操作符是。

4．对于“a=b?d:c”，若b=1’b0,d=1’b1,c=1’b0，则a= 。

5．Verilog HDL中对于边沿的描述，用关键词posedge描述上升沿，以关键词描述下降沿。

6．函数内部可以调用函数，函数的返回值有个。

7．Verilog语言以关键词定义常数。

三、EDA名词解释（10分）
写出下列缩写的中文含义：
ASIC： RTL：
FPGA： SOPC：
CPLD： LPM：
EDA： IEEE：
IP： ISP：
四、阅读以下程序并回答问题（每空2分共16分）
1.阅读程序填空（8分）
module negation();
reg [3: 0] rega, regb;
reg [3: 0] bit1,bit2;
reg log1,log2;
initial begin
rega = 4'b1011;
regb = 4'b0000;
end
initial fork
#10 bit1 = ~rega;
#20 bit2 = ~regb;
#30 log1 = !rega;
#40 log2 = !regb;
#50 $finish;
join
endmodule
程序运行后bit1= ，bit2= ，log1= ，log2= 。

2．阅读程序填空(8分)
module MULT4B(R,A,B);
output[7:0] R;
input[4:1] A,B;
reg [7:0] R;
integer i;
always@(A or B)
begin
R=0;
for (i=1;i<=4;i++)
if(B[i]) R=R+(A<<(i-1));
end endmodule
若A= 4'b1011，B= 4'b1010，程序运行
第1次循环后 R= ，第2次循环后 R= ，第3次循环后
R= ，第4次循环后 R= 。