第3章 Quartus II集成开发系统
合集下载
QuartusII开发原理图+
2.1 Quartus Ⅱ软件简介
5.存储器编译器 用户可以使用QuartusⅡ软
件中提供的存储器编译器的功能对 Altera FPGA中的嵌入式存储器进 行轻松管理。
2.1 Quartus Ⅱ软件简介
6.支持CPLD/FPGA和基于 HardCopy的
ASlC 除了CPLD和FPGA以外， QuartusⅡ软件还使用和FPGA设汁 完全相同的设计工具、IP和验证方式 支持HardCopy结构化ASIC。
译、仿真的报告等都在这里显示。 3．Status窗口 状态窗口，用以显示各系统运行阶段的度。 4．Massage窗口
消息窗口，实时提供系统消息、警告及相 关错误信息等。
2.2 QuartusⅡ开发流程 ——举例
2.2.2 2-4译码器电路输入与编辑 1．建立工程 （1）建立工程文件
首先在硬盘上建立工作文件夹， 例如：2_4decoder。单击“File ” 菜单下的“New Project Wizard…”命令，如图2.6所示。
第三章 QuartusII 开发软件 及其使用
【学习目标】
通过本章学习，了解 QuartusⅡ软件开 发流程、QuartusⅡ软件的特点和QuartusⅡ 软件用户界面；掌握QuartusⅡ软件的基本操 作、EDA技术中的简单原理图设计方法和较复 杂的原理图设计开发方法。
2.1 QuartusII开发软件简介
Quartus II是Altera提供的FPGA/CPLD开发集成环境
图形或 HDL编辑
Analysis & Synthesis （分析与综合）
设计 输入
综合或 编译
Filter （适配器）
Assembler （编程文件汇编）
qutartus Ⅱ集成开发工具
习
题
3.8 采用Quartus II软件的宏功能模块lpm_counter设计 一个模为60的加法计数器，进行编译和仿真，查看仿真结果。 3.9 采用Quartus II软件的宏功能模块lpm_rom，用查表 的方式设计一个实现两个8位无符号数加法的电路，并进行 编译和仿真。 3.10 先利用LPM_ROM设计4位×4位和8位×8位乘法器各 一个，然后用Verilog语言分别设计4位×4位和8位×8位乘 法器，比较两类乘法器的运行速度和资源耗用情况。 3.11 用数字锁相环实现分频，假定输入时钟频率为10MHz， 想要得到6MHz的时钟信号，试用altpll宏功能模块实现该电 路。
1995）和大多数Verilog-2001标准（IEEE13642001），还支持VHDL1987标准（IEEE标准10761987）和VHDL1993标准（IEEE标准1076-1993）。
3. 优化布局布线
Setting对话框的Fitter Settings页指定控制时序驱动 编译和编译速度的选择，如下图所示。
3.1.5 生成测试文件
（ ） 生 成 测 试 文 件 并 存 盘
1
（2）对测试文件进行设置
3.1.6 设置仿真软件的路径
3.1.7 Quartus自动调用Modelsim进行仿真
3.1.8 将二分频器生成一个元件符号
3.2 Modelsim 图形界面仿真 Modelsim 工作界面
（1）启动Modelsim，转换工作目录
数据线、地址线宽度设置
控制端口设置
添加.mif文件
如下图所示是基于ROM实现的4位×4位的无符号数 乘法器电路图，其参数设置为： LPM_WIDTH=8 LPM_WIDTHAD=8 LPM_FILE=mult_rom.mif
第3章 Quartus2 开发系统
3.1 Quartus lI简介
时序仿真流程： ①使用Processing|Simulator Tool 菜单,在Simulation mode中选择Timing。②在Simulation input中指定矢量波形源文件和 Simulation period。③单击Start命令启动时序仿真。 5．时序分析(Timing Analyzer) Quartus® II的时序分析工具对所设计的所有路径延时进行分析， 并与时序要求进行对比，以保证电路在时序上的正确性。Quartus® II9.1提供了两个时序分析工具，一个是Classic Timing Analyzer，另 一个是TimeQuest Timing Analyzer。 Timing Analyzer是Quartus® II默认的时序分析工具，可用于分 析设计中的所有逻辑，并有助于指导Fitter 达到设计中的时序要 求。 。TimeQuest时序分析仪帮助用户建立、管理、分析复杂的时 序约束，迅速完成高级时序验证，提供了快速的按需交互式数据报 告，设计者只需对关键通路进行更详细的时序分析。
图3-1Quartus II设计的流程
3.1 Quartus lI简介
1.设计输入(Design Entry) Quartus® II 软件的工程由 所有设计文件和与设计有关的设 置组成。设计者可以使用 Quartus II Block Editor、Text Editor、 MegaWizard® Plug-InManager （Tools 菜单）和 EDA 设计输入 工具，建立包括 Altera® 宏功能 模块、参数化模块库 (LPM) 函数 和知识产权 (IP) 函数在内的设计。 可以使用Settings 对话框 （Assignments 菜单）和 Assignment Editor 设定初始设 计约束条件。图3-2 给出了 Quartus II常见的设计输入流程。
设计工具Quartus II简介
设计工具Quartus II简介二十世纪后半期，随着集成电路和计算机技术的飞速发展，数字系统也得到了飞速发展。
在可编程集成电路的开发过程中，以计算机为工作平台，融合了电子应用技术，计算机技术，智能化技术最新成果的电子设计自动化（Electronic Design Automation）技术能辅助各种规模的设计工作。
Quartus II是Altera 提供的FPGA/CPLD开发集成环境，Altera是世界最大可编程逻辑器件供应商之一。
Quartus II在21世纪初推出，是Altera前一代FPGA/CPLD集成开发环境MAX+plus II 的更新换代产品，其界面友好，使用便捷。
在Quartus II上可以完成设计输入、HDL综合、布线布局(适配)、仿真和下载和硬件测试等流程，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。
Altera的Quartus II 提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统(SOPC) 设计的综合性环境和SOPC 开发的基本设计工具，并为Altera DSP 开发包进行系统模型设计提供了集成综合环境。
Quartus II设计工具完全支持VHDL、Verylog 的设计流程，其内部嵌有VHDL、Verilog 逻辑综合器。
Quartus II也可以利用第三方的综合工具，如Leonardo Spectrum Synplify Pro FPGA Complier II并能直接调用这些工具。
同样，Quartus II具备仿真功能，同时也支持第三方的仿真工具，如ModelSim。
此外，Quartus II与MATLAB和DSP Builder结合，可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA工具。
Quartus II包括模块化的编译器。
编译器包括的功能模块有分析综合器(Analysis &Synthesis)、适配器(Filter)、装配器( Assembler)、时序分析器(Timing Analyzer)、设计辅助模块(Design Assistant)、EDA网表文件生成器(EDA Netlist Writer) 和编辑数据接口(Complier Database Interface 等。
EDA课件 第3章 Quartus II软件及其使用
②用鼠标双击 Name 栏目下的 <<new>> ，在其下拉 菜单中列出了设计电路的全部输入和输出端口名。
用 鼠 标 选 择 其 中 的 一 个 端 口 后 ， 再 用 鼠 标 双 击 Location 栏目下的 <<new>> ，在其下拉菜单中列出 了目标芯片全部可使用的I/O端口，然后用鼠标选择 其中的一个I/O端口。
23
第3章 Quartus II软件及其使用
2018年10月13日1时9分
图3.16 文本编辑窗口
24
第3章 Quartus II软件及其使用
2018年10月13日1时9分
3.2
3.2.1
Quartus II设计正弦信号发生器
创建工程和编辑设计文件
顶层文件SINGT.VHD在FPGA中实现，包含两个部分：ROM的地址 信号发生器 ( 由 5 位计数器担任 ) 和正弦数据存储 ROM ， ROM 由 LPM_ROM模块构成。 D/A输出频率 f与地址发生器的时钟 CLK 的输入频率 f0 、每周期 的波形数据点数(在此选择64点)的关系是：f = f0 /64。
QuartusⅡ是Altera 公司推出的新一代开发软件，适合于大
规模逻辑电路设计。
QuartusⅡ软件的设计流程概括为设计输入、设计编译、 设计仿真和设计下载等过程。 QuartusⅡ支持多种编辑输入法，包括图形编辑输入法， VHDL、Verilog HDL和AHDL的文本编辑输入法，符号编辑输 入法，以及内存编辑输入法。 QuartusⅡ与MATLAB和DSP Builder结合可以进行基于FPGA 的 DSP 系统开发，是 DSP 硬件系统实现的关键 EDA 工具，与 SOPC Builder结合，可实现SOPC系统开发。
EDA技术3-QUARTUS使用方法
厦门理工学院通信系 刘虹 25
厦门理工学院通信系 刘虹
26
3.4 LPM_ROM宏模块应用
使用Quartus II 的MegeWizard Plug-In Manager中的宏功能模块可以帮助用户完成一些复 杂系统的设计，并可以方便地对现有的设计文件 进行修改。这些宏功能模块包括LPM（Library Parameterized Megafunction）、MegaCore（例 如FFT、FIR等）和AMMP（Altera Megafunction Partners Program，例如PCI、DDS等）。下面以 波形发生器的设计为例，介绍Quartus II宏功能 模块的使用方法。
厦门理工学院通信系 刘虹 2
为了方便电路设计，设计者首先应当在计 算机中建立自己的工程目录（如d:\myeda）。 将自己的全部EDA设计文件放在文件夹中。
注意：工程文件夹的名称不要使用汉字，最好 也不要使用数字。
厦门理工学院通信系 刘虹
3
Quartus II原理图输入的基本操作
编辑原理图
引脚锁定
厦门理工学院通信系 刘虹
24
在设计中嵌入SignalTap Ⅱ逻辑分析
仪有两种方法：第一种方法是建立一个
SignalTap Ⅱ文件(.stp)，然后定义STP文
件的详细内容；第二种方法是用
MegaWizard Plug-InManager建立并配臵
STP文件，然后用MegaWizard实例化一个
HDL输出模块。
厦门理工学院通信系 刘虹
29
1. 加入计数器元件 用鼠标双击原理图编辑窗， 在弹出的元件选择窗的 “Libraries”栏目中选择 “arithmetic”的 “lpm_counter”（计数器） LPM元件。LPM是参数化的多功 能库元件，每一种LPM元件都 具有许多端口和参数，通过对 端口的选择与参数的设臵得到 设计需要的元件。
厦门理工学院通信系 刘虹
26
3.4 LPM_ROM宏模块应用
使用Quartus II 的MegeWizard Plug-In Manager中的宏功能模块可以帮助用户完成一些复 杂系统的设计，并可以方便地对现有的设计文件 进行修改。这些宏功能模块包括LPM（Library Parameterized Megafunction）、MegaCore（例 如FFT、FIR等）和AMMP（Altera Megafunction Partners Program，例如PCI、DDS等）。下面以 波形发生器的设计为例，介绍Quartus II宏功能 模块的使用方法。
厦门理工学院通信系 刘虹 2
为了方便电路设计，设计者首先应当在计 算机中建立自己的工程目录（如d:\myeda）。 将自己的全部EDA设计文件放在文件夹中。
注意：工程文件夹的名称不要使用汉字，最好 也不要使用数字。
厦门理工学院通信系 刘虹
3
Quartus II原理图输入的基本操作
编辑原理图
引脚锁定
厦门理工学院通信系 刘虹
24
在设计中嵌入SignalTap Ⅱ逻辑分析
仪有两种方法：第一种方法是建立一个
SignalTap Ⅱ文件(.stp)，然后定义STP文
件的详细内容；第二种方法是用
MegaWizard Plug-InManager建立并配臵
STP文件，然后用MegaWizard实例化一个
HDL输出模块。
厦门理工学院通信系 刘虹
29
1. 加入计数器元件 用鼠标双击原理图编辑窗， 在弹出的元件选择窗的 “Libraries”栏目中选择 “arithmetic”的 “lpm_counter”（计数器） LPM元件。LPM是参数化的多功 能库元件，每一种LPM元件都 具有许多端口和参数，通过对 端口的选择与参数的设臵得到 设计需要的元件。
3 Quartus II集成开发工具
EDA技术与应用
第三章 Quartus II集成开发工具
教学重点
Quartus II原理图设计 基于LPM单元库的设计
3.1 Quartus II原理图设计
原理图编辑
综合 FPGA / CPLD 器件和电路系统 FPGA / CPLD 适配 时序与功能 仿真
FPGA / CPLD 编程下载
设置Lpm_mult模块
2 LPM设计举例
（1）输入lpm_counter宏模块
（2）设置lpm_counter宏模块
使用端口 异步清零aclr、时钟输入clock 数据输出q、进位输出cout 设定参数
双击PIN NAME，命名引脚a、b、cout、sout
单击拖动鼠标，连接好电路
半加器原理图
（4）原理图文件存盘 File | Save As 命名为adder.bdf，保存到工程目录
2 创建工程（File | New Project Wizard）
（1）指定工程目录、名称和顶层设计实体
（2）将设计文件加入工程中
设置仿真模式
5 观察仿真结果
（1）启动仿真器
Processing | Start Simulation （2）查看波形图 Processing | Simulation Report View | Fit in window
半加器时序仿真波形图
3.1.4 全加器设计与仿真
1. 将半加器生成为1个元件符号
或在编辑窗口单击右键，选择Insert | Symbol （3）展开 primitives | logic 调入and2、xor primitives | pin 调入input、output
Insert symbol Edit | Insert Symbol
第三章 Quartus II集成开发工具
教学重点
Quartus II原理图设计 基于LPM单元库的设计
3.1 Quartus II原理图设计
原理图编辑
综合 FPGA / CPLD 器件和电路系统 FPGA / CPLD 适配 时序与功能 仿真
FPGA / CPLD 编程下载
设置Lpm_mult模块
2 LPM设计举例
（1）输入lpm_counter宏模块
（2）设置lpm_counter宏模块
使用端口 异步清零aclr、时钟输入clock 数据输出q、进位输出cout 设定参数
双击PIN NAME，命名引脚a、b、cout、sout
单击拖动鼠标，连接好电路
半加器原理图
（4）原理图文件存盘 File | Save As 命名为adder.bdf，保存到工程目录
2 创建工程（File | New Project Wizard）
（1）指定工程目录、名称和顶层设计实体
（2）将设计文件加入工程中
设置仿真模式
5 观察仿真结果
（1）启动仿真器
Processing | Start Simulation （2）查看波形图 Processing | Simulation Report View | Fit in window
半加器时序仿真波形图
3.1.4 全加器设计与仿真
1. 将半加器生成为1个元件符号
或在编辑窗口单击右键，选择Insert | Symbol （3）展开 primitives | logic 调入and2、xor primitives | pin 调入input、output
Insert symbol Edit | Insert Symbol
集成开发平台QuartusII操作基础课件
配置项目设置
根据设计需求，配置项目设置，如选择目标器件、设 置编译选项等。
设计版本控制
初始化版本控制
在Quartus II中初始化版本控制系 统（如Git），以便跟踪和管理设 计文件的历史版本。
提交更改
在完成设计修改后，提交更改到 版本控制系统，记录更改内容和 提交者信息。
查看版本历史
通过版本控制系统查看设计文件 的历史版本，以便进行回滚或比 较不同版本之间的差异。
集成开发平台Quartus II操作基础 课件
• Quartus II软件安装与配置 • 设计输入与编译 • 引脚分配与布局 • 时序仿真与调试 • 硬件编程与配置 • 项目管理与版本控制
01
Quartus II软件安装与配置
安装步骤
下载Quartus II安装程序
访问Altera官网，根据操作系统选择对应的版本下载。
输标02入题
在Quartus II中，可以通过“Program Device”菜单 选择USB Blaster编程方式，并设置相应的参数，如 编程文件、编程方式、编程地址等。
01
03
在进行USB Blaster编程时，需要注意芯片的安全操 作电压和电流范围，以及编程数据的校验和错误处理
。
04
USB Blaster编程通常需要使用Altera提供的USB Blaster驱动程序，以便将FPGA芯片与计算机连接起 来。
FPGA配置模式选择
Quartus II提供了多种FPGA配置模式， 如快速配置、全局配置和分布式配置等 。
在Quartus II中，可以根据实际需求选 择合适的配置模式，并设置相应的参数 ，如配置方式、配置地址等。
分布式配置适用于将多个配置文件分布 在FPGA的不同区域的情况，以实现灵活 的硬件设计。
根据设计需求，配置项目设置，如选择目标器件、设 置编译选项等。
设计版本控制
初始化版本控制
在Quartus II中初始化版本控制系 统（如Git），以便跟踪和管理设 计文件的历史版本。
提交更改
在完成设计修改后，提交更改到 版本控制系统，记录更改内容和 提交者信息。
查看版本历史
通过版本控制系统查看设计文件 的历史版本，以便进行回滚或比 较不同版本之间的差异。
集成开发平台Quartus II操作基础 课件
• Quartus II软件安装与配置 • 设计输入与编译 • 引脚分配与布局 • 时序仿真与调试 • 硬件编程与配置 • 项目管理与版本控制
01
Quartus II软件安装与配置
安装步骤
下载Quartus II安装程序
访问Altera官网，根据操作系统选择对应的版本下载。
输标02入题
在Quartus II中，可以通过“Program Device”菜单 选择USB Blaster编程方式，并设置相应的参数，如 编程文件、编程方式、编程地址等。
01
03
在进行USB Blaster编程时，需要注意芯片的安全操 作电压和电流范围，以及编程数据的校验和错误处理
。
04
USB Blaster编程通常需要使用Altera提供的USB Blaster驱动程序，以便将FPGA芯片与计算机连接起 来。
FPGA配置模式选择
Quartus II提供了多种FPGA配置模式， 如快速配置、全局配置和分布式配置等 。
在Quartus II中，可以根据实际需求选 择合适的配置模式，并设置相应的参数 ，如配置方式、配置地址等。
分布式配置适用于将多个配置文件分布 在FPGA的不同区域的情况，以实现灵活 的硬件设计。
Quartus II集成开发工具
Status窗口显示编译各阶段的进度和逝去时间。 3.Finder窗口
Node Finder窗口允许设计者查看存储在工程数据库中的任何节点名。 4.Messages窗口
Messages窗口提供了详细的编译报告、警告和错误信息。设计者可以 根据某个消息定位到Quartus II软件不同窗口中的一个节点。 5.Change Manager窗口
Change Manager窗口可以跟踪在Chip Editor中对设计文件进行的变 更消息。
6.Tcl Console窗口 Tcl Console窗口在图形用户界面中提供了一个可以输入Tcl命令或执行
Tcl脚本文件的控制台。
4.2 基于Quartus II软件进行EDA设计开发流程
①双击桌面上 Quartus II9.1 的图标，启动 Quartus II9.1 软件
在“Primitives”中，选择“logic”子库中的异或门（xor）和两输入 与门（and2），两个输入引脚和两个输出引脚，相互连接构成1位半加器， 如下图所示。
1位半加器原理图
将设计好的半加器原理图保存于已建的项目目录
F:\my_project\adder4下，文件名为half_adder.bdf。 在打开半加器原理图的情况下，选择菜单
②新建工程 ③设置不用的引脚 ④输入设计文件 ⑤全编译 ⑥指定芯片的管脚 ⑦全编译 ⑧仿真 ⑨ 下载 ⑩ 硬件测试
1、新建项目
QuartusII只对项目进行编译、综合、下载编程。创建项目中主要 完成以下步骤：
（1）生成一个新的项目文件； （2）将设计文件加入新项目； （3）指定项目所针对的目标器件； （4）指定第三方EDA软件。 注意：
添加文件
2、设置不用的引脚
选择菜单“Assignments”->“Settings”，如图所示
Node Finder窗口允许设计者查看存储在工程数据库中的任何节点名。 4.Messages窗口
Messages窗口提供了详细的编译报告、警告和错误信息。设计者可以 根据某个消息定位到Quartus II软件不同窗口中的一个节点。 5.Change Manager窗口
Change Manager窗口可以跟踪在Chip Editor中对设计文件进行的变 更消息。
6.Tcl Console窗口 Tcl Console窗口在图形用户界面中提供了一个可以输入Tcl命令或执行
Tcl脚本文件的控制台。
4.2 基于Quartus II软件进行EDA设计开发流程
①双击桌面上 Quartus II9.1 的图标，启动 Quartus II9.1 软件
在“Primitives”中，选择“logic”子库中的异或门（xor）和两输入 与门（and2），两个输入引脚和两个输出引脚，相互连接构成1位半加器， 如下图所示。
1位半加器原理图
将设计好的半加器原理图保存于已建的项目目录
F:\my_project\adder4下，文件名为half_adder.bdf。 在打开半加器原理图的情况下，选择菜单
②新建工程 ③设置不用的引脚 ④输入设计文件 ⑤全编译 ⑥指定芯片的管脚 ⑦全编译 ⑧仿真 ⑨ 下载 ⑩ 硬件测试
1、新建项目
QuartusII只对项目进行编译、综合、下载编程。创建项目中主要 完成以下步骤：
（1）生成一个新的项目文件； （2）将设计文件加入新项目； （3）指定项目所针对的目标器件； （4）指定第三方EDA软件。 注意：
添加文件
2、设置不用的引脚
选择菜单“Assignments”->“Settings”，如图所示
集成开发平台QuartusII操作基础
• 4）模块输入方式以及
•
5）第三方EDA工具产生的文件以及混合运用以上几种
设计输入方法进行设计
• 本章主要介绍原理图输入法
•
原理图输入法也称为图形编辑输入法，用
QuartusⅡ原理图输入设计法进行数字系统设计时，不须
要任何硬件描述语言的学问，在具有数字逻辑电路基本学
问的基础上，利用QuartusⅡ软件供应的EDA平台设计数
同时将项目最终设计结果生成器件的下载文件。编译起先前，可以先 对工程的参数进行设置。
• QuartusⅡ软件中的编译类型有全编译和分步编译两种。 • 选择QuartusⅡ主窗口Process菜单下Start Compilation吩咐，或者在
主窗口的工具栏上干脆点击图标 可以进行全编译
• 全编译的过程包括分析与综合（Analysis & Synthesis）、适配
图形编辑器对话框
3.3.1 输入设计文件（续6）
2、原理图输入法－输入设计文件
3）在图形编辑窗口 中的任何一个位置 双击鼠标，或点击 图中的“符号工具” 按钮，或选择菜单 Edit下的Insert Symbol吩咐，弹出 如右图所示的元件 选择窗口 Symbol
元件选择窗口
3.3.1 输入设计文件（续7）
字电路或系统。
3.3.1 输入设计文件（工程的方法如图示：
新建工程选项
新建工程第一页
输入设计文件（续2）
1、原理图输入法－建立设计工程
建立设计工程的方法图示：
新建工程其次页
新建工程第三页
输入设计文件（续3）
1、原理图输入法－建立设计工程
建立设计工程的方法图示：
（Fitter）、编程（Assembler）、时序分析(Classical Timing Analysis) 这4个环节，而这4个环节各自对应相应的菜单吩咐，可以单独分步执 行，也就是分步编译。
QuartusⅡ
Quartus Ⅱ---Altera 公司的cpld/fpga 开发集成环境Quartus Ⅱ美国Altera 公司自行设计的第四代PLD 开发软件可以完成PLD 的设计输入、逻辑综合、布局与布线、仿真、时序分析、器件编程的全过程同时还支持SOPC （可编程片上系统）设计开发Quartus Ⅱ提供了方便的设计输入方式、快速的编译和直接易懂的器件编程。
能够支持逻辑门数在百万门以上的逻辑器件的开发，并且为第三方工具提供了无缝接口。
Quartus Ⅱ支持的器件有：Stratix Ⅱ、Stratix GX 、Stratix 、Mercury 、MAX3000A 、MAX 7000B 、MAX 7000S 、MAX 7000AE 、MAX Ⅱ、FLEX6000、FLEX10K 、FLEX10KA 、FLEX10KE 、Cyclone 、CycloneⅡ、APEX Ⅱ、APEX20KC 、APEX20KE 和ACEX1K 系列。
Quartus Ⅱ软件包的编程器是系统的核心，提供功能强大的设计处理，设计者可以添加特定的约束条件来提高芯片的利用率。
设计流程Quartus Ⅱ设计流程介绍Quartus II 软件的设过程 设计准备器件测试 时序仿真功能仿真 器件编程 设计处理 设计输入(1)建立项目(2)输入设计电路（可采用不同方式）(3)设计编译(4)设计仿真(5)设计下载QuartusⅡ设计流程QuartusⅡ设计流程1．建立项目利用Quartus II提供的新建工程指南可以帮助我们很容易的建立一个工程：①在主菜单上选择File\New Project Wizard 将弹出如下图所示对话框。
加入文件对话框：可以在File空白处选择添入其他已存在的设计文件加入到这个工程中，也可以使用User Library Pathnames按钮把用户自定义的库函数加入到工程中使用。
完成后按Next按钮进入下一步。
④下面弹出的是选择可编程逻辑器件对话框，如下图所示。
第三章 QuarttusII集成开发工具(2)
自己设计的 新元件
阳小明
19/37
全加器原理图
阳小明
20/37
将f_adder设为 顶层电路文件
点击创建一 个新元件
阳小明
21/37
观察仿真结果
阳小明
22/37
更详细的软件使用内容见视频
希望大家多用多练!
阳小明
23/37
阳小明
3/37
QuartusII的使用： 你要QuartusII做什么?
1)建一个工程 所有设计文件应 在这个工程目录中 4)仿真电路 画波形图, 观察 仿真后的结果 2)设计什么电路 用原理图或文本 3) 转换门级电路 映射到芯片 击鼠标
阳小明
4/37
3.1.1、半加器原理图设计 双击快捷图标
启动后 的界面
阳小明
5/37
1、建一个新项目(与教材步骤不一样,但都可以)
单击菜单File \ New Project Wizard
路径 项目名
指定项目目录 单击
阳小明
6/37
2、建一击
阳小明
8/37
原理图编辑器
绘图工 具栏 绘图区 滚动条
阳小明
9/37
选择
点击
阳小明
13/37
单击 Node Finder 双击信号 窗空白
阳小明
14/37
调入信号到波形文件中
选中后, 加到右边
阳小明
15/37
画出输入信号
单击
阳小明
16/37
仿真后的波形
阳小明
17/37
3.1.2、全加器原理图设计
将以前的半加器设计复用
点击创建一 个新元件
阳小明
18/37
3 Quartus II及其原理图设计
实现一个8位全加器，并进行综合和仿真，查看综合结果和
仿真结果。
41
QUARTUS II –习题一
1-5 基于Quartus II，用74194（4位双向移位寄存器）设
计一个“00011101”序列产生器电路。
1-6 基于Quartus II软件，用D触发器和适当的门电路实现
一个输出长度为15的m序列产生器。
（1）输入altpll宏功能模块
选择芯片和设置参考时钟
59
QUARTUS II –基于LPM宏单元库的设计
锁相环控制信号设置
60
QUARTUS II –基于LPM宏单元库的设计
输入时钟设置
61
QUARTUS II –基于LPM宏单元库的设计
（2）编译和仿真
锁相环电路
功能仿真波形
62
QUARTUS II –基于LPM宏单元库的设计
47
QUARTUS II –基于LPM宏单元库的设计 Megafunction库是Altera提供的参数化 模块库。从功能上看，可以把 Megafunction库中的元器件分为： 算术运算模块（arithmetic） 逻辑门模块（gates） 储存模块（storage） IO模块（I/O）
1、需要5GB空间
2、需要关闭杀毒软件（所以最好是断网安装）
3、安装过程中选择路径中最好不要有中文，下
划线等
3
QUARTUS II 设计开发流程
4
QUARTUS II 文件格式介绍
5
QUARTUS II –图表和原理图编辑器
1、图表模块编辑是主要的顶层设计的主要方法 2、原理图编辑是传统的设计输入方法 3、用户可以利用加入QUARTUS II提供的LPMs，宏功 能等函数以及用户自己的库函数来设计
仿真结果。
41
QUARTUS II –习题一
1-5 基于Quartus II，用74194（4位双向移位寄存器）设
计一个“00011101”序列产生器电路。
1-6 基于Quartus II软件，用D触发器和适当的门电路实现
一个输出长度为15的m序列产生器。
（1）输入altpll宏功能模块
选择芯片和设置参考时钟
59
QUARTUS II –基于LPM宏单元库的设计
锁相环控制信号设置
60
QUARTUS II –基于LPM宏单元库的设计
输入时钟设置
61
QUARTUS II –基于LPM宏单元库的设计
（2）编译和仿真
锁相环电路
功能仿真波形
62
QUARTUS II –基于LPM宏单元库的设计
47
QUARTUS II –基于LPM宏单元库的设计 Megafunction库是Altera提供的参数化 模块库。从功能上看，可以把 Megafunction库中的元器件分为： 算术运算模块（arithmetic） 逻辑门模块（gates） 储存模块（storage） IO模块（I/O）
1、需要5GB空间
2、需要关闭杀毒软件（所以最好是断网安装）
3、安装过程中选择路径中最好不要有中文，下
划线等
3
QUARTUS II 设计开发流程
4
QUARTUS II 文件格式介绍
5
QUARTUS II –图表和原理图编辑器
1、图表模块编辑是主要的顶层设计的主要方法 2、原理图编辑是传统的设计输入方法 3、用户可以利用加入QUARTUS II提供的LPMs，宏功 能等函数以及用户自己的库函数来设计
EDA技术与应用讲义 第3章 原理图输入设计方法 QUARTUS II版本
功能比ISE少一些，可以从xilinx网站下载
有了HDL语言后？
硬件设计人员 的工作过程
已经 类似与
软件设计人员，那么
这种模式的好处是？
让我们先看看原来是如何做的－>
Compiler Netlist Extractor （编译器网表提取器）
❖ The Compiler module that converts each design file in a project (or each cell of an EDIF Input File) into a separate binary CNF. The filename(s) of the CNF(s) are based on the project name. Example
电路的模块划分
❖ 人工 根据电路功能 进行 模块划分
❖ 合理的模块划分 关系到
1. 电路的性能 2. 实现的难易程度
❖ 根据模块划分和系统功能 确定： PLD芯片型号
模块划分后，就可以进行 具体设计 了
设计输入
一般EDA软件允许3种设计输入：
1. HDL语言 2. 电路图 3. 波形输入
图形设计输入的过程
件电路图设计 5. 综合调试 6. 完成
设计的几个问题
❖ 如何组织多个设计文件的系统？，项目的概 念。
❖ 时钟系统如何设计？
❖ 电路的设计功耗
❖ 高速信号的软件和硬件设计
The end.
以下内容 为 正文的引用，
可不阅读。
常用EDA工具软件
❖ EDA软件方面，大体可以分为两类：
1. PLD器件厂商提供的EDA工具。较著名的如：
❖ 第三方工具软件是对CPLD/FPGA生产厂家开发软件的补 充和优化，如通常认为Max+plus II和Quartus II对 VHDL/Verilog HDL逻辑综合能力不强，如果采用专用的 HDL工具进行逻辑综合，会有效地提高综合质量。
有了HDL语言后？
硬件设计人员 的工作过程
已经 类似与
软件设计人员，那么
这种模式的好处是？
让我们先看看原来是如何做的－>
Compiler Netlist Extractor （编译器网表提取器）
❖ The Compiler module that converts each design file in a project (or each cell of an EDIF Input File) into a separate binary CNF. The filename(s) of the CNF(s) are based on the project name. Example
电路的模块划分
❖ 人工 根据电路功能 进行 模块划分
❖ 合理的模块划分 关系到
1. 电路的性能 2. 实现的难易程度
❖ 根据模块划分和系统功能 确定： PLD芯片型号
模块划分后，就可以进行 具体设计 了
设计输入
一般EDA软件允许3种设计输入：
1. HDL语言 2. 电路图 3. 波形输入
图形设计输入的过程
件电路图设计 5. 综合调试 6. 完成
设计的几个问题
❖ 如何组织多个设计文件的系统？，项目的概 念。
❖ 时钟系统如何设计？
❖ 电路的设计功耗
❖ 高速信号的软件和硬件设计
The end.
以下内容 为 正文的引用，
可不阅读。
常用EDA工具软件
❖ EDA软件方面，大体可以分为两类：
1. PLD器件厂商提供的EDA工具。较著名的如：
❖ 第三方工具软件是对CPLD/FPGA生产厂家开发软件的补 充和优化，如通常认为Max+plus II和Quartus II对 VHDL/Verilog HDL逻辑综合能力不强，如果采用专用的 HDL工具进行逻辑综合，会有效地提高综合质量。
QuartusⅡ软件与第三方工具
高性能计算与并行
处理
为了满足高性能计算和并行处理 的需求，Quartus Ⅱ软件将采用 更先进的算法和并行处理技术， 提高设计效率。
应用领域拓展
自动驾驶
随着自动驾驶技术的快速发展，Quartus Ⅱ软件将加强在汽车 电子领域的应用，支持更多种类的汽车电子系统和传感器接口。
医疗电子
随着医疗技术的进步，Quartus Ⅱ软件将拓展在医疗电子 领域的应用，支持更多种类的医疗设备和传感器接口。
3
Cadence Conformal LEC：商业布局布线工具。
第三方工具的优势
提高设计效率
01
第三方工具提供了自动化和优化的功能，减少了手动
操作和重复劳动。
支持多种FPGA器件和HDL语言
02 第三方工具通常支持多种主流的FPGA器件和HDL语
言，提高了设计的可移植性。
增强设计验证
03
第三方工具提供了丰富的仿真和时序分析功能，有助
在设计过程中，应注重代码和设计的规范性和可读 性，以便于后期维护和修改。
对未来研究的建议
01
随着FPGA技术的不断发展，未来可以研究更加智能化的设计方 法和技术，提高设计效率和可靠性。
02
可以进一步研究FPGA与其他芯片的集成技术，实现更加高效的
系统级设计。
对于Quartus II软件和第三方工具的使用和研究，可以进一步探
智能化
随着人工智能和机器学习技术的不断发展， Quartus Ⅱ软件将逐步实现智能化，提供更 加智能化的设计和优化服务。
05
总结
主要内容回顾
Quartus II软件是Altera公司推出的FPGA开发软件，提供了完整的集成开发环境，支 持多种设计输入方式，包括原理图、HDL代码等。
第三章 QuarttusII集成开发工具(1)
阳小明
12/37
6. 硬件测试 最后是将含有载入了设计的 FPGA或CPLD的硬件系统进行统一 测试，以便最终验证设计项目在 目标系统上的实际工作情况，以 排除错误，改进设计。
阳小明
13/37
总结: 文本 设计输入 图形 综合
IOE IOE IOE IOE IOE IOE
网表文件
. . .
. . .
常用EDA工具
适配器(布局布线器)
FPGA厂商提供如： Altera 公司的 Quartus II
下载器(编程器)
集成 于QUARTUS II中
阳小明
18/37
三 采用QuartusII软件的FPGA/CPLD设计流程 QuartusII
设计输入 原理图/ HDL文本编辑 硬件电路调试 分析、综合 逻辑综合器 FPGA/ CPLD适配
阳小明
8/37
2. 综合 整个综合过程就是将设计者在EDA 平台上编辑输入的HDL文本、图形描述 ，依据给定的器件结构进行编译、优 化、转换和综合，最终获得门级电路 网表文件。 因此综合器工作前，必须给定最后 实现的硬件结构参数。
阳小明
9/37
3. 适配 适配器的功能是将由综合器产生的 网表文件配置于指定的目标器件中，使 之产生最终的下载文件。 适配完成后可以利用适配所产生的仿 真文件作精确的时序仿真。
消息窗
阳小明
24/37
QuartusII的原理图编辑器
1放置元件 2连线 3定义信号
阳小明
25/37
QuartusII的HDL文本编辑器
阳小明
26/37
QuartusII的HDL波形辑器
1调入信号(in and out) 2画输入信号波形 3观察输出信号波形
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
东华理工大学信息与电子工程学院
5
5. 将设计项目设置成工程和时序仿真
2010-11-8
f_adder.bdf工程设置窗 工程设置窗
东华理工大学信息与电子工程学院
6
5. 将设计项目设置成工程和时序仿真
加入本工程所有文件
东华理工大学信息与电子工程学院
2010-11-8
7
5. 将设计项目设置成工程和时序仿真
2010-11-8
东华理工大学信息与电子工程学院
21
习
3-3
题
基于Quartus II软件，用74161设计一个模 的计数器， 软件， 设计一个模99的计数器 基于 软件 设计一个模 的计数器， 个位和十位都采用8421BCD码的编码方式设计， 分别用置 和 码的编码方式设计， 个位和十位都采用 码的编码方式设计 分别用置0和 两种方法实现， 置1两种方法实现，完成原理图设计输入、编译、仿真和下载整 两种方法实现 完成原理图设计输入、编译、 个过程。 个过程。 基于Quartus II软件，用7490设计一个模 计数器，个位 软件， 设计一个模71计数器 基于 软件 设计一个模 计数器， 和十位都采用8421BCD码的编码方式设计，完成原理图设计输 码的编码方式设计， 和十位都采用 码的编码方式设计 编译、仿真和下载整个过程。 入、编译、仿真和下载整个过程。 基于Quartus II，用74283（4位二进制全加器）设计实现 位二进制全加器） 基于 ， （ 位二进制全加器 一个8位全加器 并进行综合和仿真，查看综合结果和仿真结果。 位全加器， 一个 位全加器，并进行综合和仿真，查看综合结果和仿真结果。
2010-11-8
东华理工大学信息与电子工程学院
11
作为Quartus II的编译模块之一，Analysis & 的编译模块之一， 作为 的编译模块之一 Synthesis包括 包括Quaruts II Integrated Synthesis 包括 集成综合器，完全支持 语言， 集成综合器，完全支持VHDL和Verilog HDL语言， 和 语言 并提供控制综合过程的选项。支持 并提供控制综合过程的选项。支持Verilog-1995标 标 标准1364-1995）和大多数 准（IEEE标准 标准 ）和大多数Verilog2001标准（IEEE1364-2001），还支持 标准（ ），还支持 标准 ）， VHDL1987标准（IEEE标准 标准（ 标准1076-1987）和 标准 标准 ） VHDL1993标准（IEEE标准 标准（ 标准1076-1993）。 标准 标准 ）。
2010-11-8
东华理工大学信息与电子工程学院
23
元件输入对 话框
2010-11-8
东华理工大学信息与电子工程学院
3
3. 将设计项目设置成可调用的元件
将所需元件全部调入原理图编辑窗并连接好
2010-11-8 东华理工大学信息与电子工程学院 4
4. 设计全加器顶层文件
连接好的全加器原理图f_adder.bdf 连接好的全加器原理图
2010-11-8
第3 章 Quartus II集成开发工具 集成开发工具
2010-11-8
东华理工大学信息与电子工程学院
1
基于Quartus II进行 进行EDA设计开发的流程 基于 进行 设计开发的流程
2010-11-8 东华理工大学信息与电子工程学院 2
3.1 Quartus II原理图设计 原理图设计
1. 为本项工程设计建立文件夹 2. 输入设计项目和存盘
2010-11-8
东华理工大学信息与电子工程学院
16
在Chip Editor中查看适配结果 中查看适配结果
2010-11-8
东华理工大学信息与电子工程学院
17
3.3 Quartus II的时序分析 的时序分析
全程编译前时序条件设置界面
2010-11-8 东华理工大学信息与电子工程学院 18
“More Settings…”中的设置 中的设置
2010-11-8
东华理工大学信息与电子工程学院
12
3. 优化布局布线
Setting对话框的 对话框的Fitter Settings页指定控制时序驱动 页指定控制时序驱动 对话框的 编译和编译速度的选择，如下图所示。 编译和编译速度的选择，如下图所示。
2010-11-8
Fitter Settings选项页 选项页
东华理工大学信息与电子工程学院
13
more Fitter Settings选项页 选项页
2010-11-8 东华理工大学信息与电子工程学院 14
在Compilation Report中查看适配结果 中查看适配结果
2010-11-8 东华理工大学信息与电子工程学院 15
在Timing Closure Floorplan中查看适配结果 中查看适配结果
2010-11-8
东华理工大学信息与电子工程学院
9
Settings对话框 对话框
2010-11-8 东华理工大学信息与电子工程学院 10
2. 分析与综合设置
Analysis & Synthesis Settings项中包含有四个项目： 项中包含有四个项目： 项中包含有四个项目 VHDL Input Verilog HDL Input Default Parameters Synthesis Netlist Optimization
全加器工程f_adder的仿真波形 的仿真波形 全加器工程
2010-11-8
东华理工大学信息与电子工程学院
8
3.2 Quartus II的优化设置 的优化设置
1. Setting设置 设置 在Quartus II软件菜单栏中选择 软件菜单栏中选择 中的“ “Assignments”中的“Setting…”就可打开 中的 就可打开 一个设置控制对话框。可以使用Setting对话框 一个设置控制对话框。可以使用 对话框 对工程、文件、参数等进行修改， 对工程、文件、参数等进行修改，还可设置编 译器、仿真器、时序分析、功耗分析等等。 译器、仿真器、时序分析、功耗分析等等。
2010-11-8 东华理工大学信息与电子工程学院 19
时序分析结果
2010-11-8 东华理工大学信息与电 基于Quartus II软件，用D触发器设计一个 分频电路，并做波形 软件， 触发器设计一个2分频电路 软件 触发器设计一个 分频电路， 仿真，在此基础上，设计一个4分频和 分频电路，做波形仿真。 分频和8分频电路 仿真，在此基础上，设计一个 分频和 分频电路，做波形仿真。 。 3-2 基于 基于Quartus II软件，用7490设计一个能计时（12小时）、计分 软件， 设计一个能计时（ 小时）、计分 小时）、 软件 设计一个能计时 （60分）和计秒（60秒）的简单数字钟电路。设计过程如下： 分 和计秒（ 秒 的简单数字钟电路。设计过程如下： 的原理图输入方式， （1）先用 ）先用Quartus II的原理图输入方式，用7490连接成包含进位输出 的原理图输入方式 连接成包含进位输出 的模60的计数器 并进行仿真，如果功能正确，则将其生成一个部件； 的计数器， 的模 的计数器，并进行仿真，如果功能正确，则将其生成一个部件； 连接成模12的计数器 （2）将7490连接成模 的计数器，进行仿真，如果功能正确，也将其 ） 连接成模 的计数器，进行仿真，如果功能正确， 生成一个部件； 生成一个部件； （3）将以上两个部件连接成为简单的数字钟电路，能计时、计分和计秒， ）将以上两个部件连接成为简单的数字钟电路，能计时、计分和计秒， 计满12小时后系统清 重新开始计时。 小时后系统清0重新开始计时 计满 小时后系统清 重新开始计时。 （4）在实现上述功能的基础上可以进一步增加其它功能，比如校时功能， ）在实现上述功能的基础上可以进一步增加其它功能，比如校时功能， 能随意调整小时、分钟信号，增加整点报时功能等。 能随意调整小时、分钟信号，增加整点报时功能等。
3-4
3-5
2010-11-8
东华理工大学信息与电子工程学院
22
习
题
3-6 基于 基于Quartus II，用74194（4位双向移位寄存器）设 位双向移位寄存器） ， （ 位双向移位寄存器 计一个“ 序列产生器电路， 计一个“00011101”序列产生器电路，进行编译和仿真， 序列产生器电路 进行编译和仿真， 查看仿真结果。 查看仿真结果。 3-7 基于 基于Quartus II软件，用D触发器和适当的门电路实现 软件， 软件 触发器和适当的门电路实现 一个输出长度为15的 序列产生器 进行编译和仿真， 序列产生器， 一个输出长度为 的m序列产生器，进行编译和仿真，查看 仿真结果。 仿真结果。