基于CPLD的异步串行接口设计

器 能够 对 传输 电路 时 间具 有 一 定 的预 测 性 。当编 码 器 收到 电流 脉 冲
假 设 数 据 的 波 特 率 为 Ｐ，则 所 需 时 钟 的频 率 为 １６＊ｐ，开 发 板 上
信号时 ，便会对 电流大小进行数据收集 ，然后将收集 的数据信号转 所 选 择 的 晶 振频 率 为 ５０ＭＨｚ，则 波 特 率 发 生 器 的分 频 系数 ＣＮＴ１计
首先 ，需 要利 用 Ａｈｉｕｍ Ｄｅｓｉｇｎｅｒ ６．９软 件 开 发 环 境 进 行 硬 件 系 路有数 据传输 ，启动接收数据进 程进行接 收，按从 低位到高位接收
统 的 设 计 ；其 次 ，运 用 ＱｕａｒｔｕｓｌＩ ９．０软 件将 软 件 系 统 程 序进 行 设 计 、 数据 。
位 ，在 一 个 有 效字 符 正 式发 送 前 ，发送 器 先 发 送 一个 起 始 位 ，然 后 发 …０’。
送 有 效字 符 位 ，在 字 符结 束 时 再 发 送一 个 停 止 位 ，起 始 位 到 停 止 位
设 计 功 能 ：将 发送 的数 据 结果 显示 到开 发 板 数 码 管 及 ＬＥＤ灯
化 为 电流 脉 冲 ，该 编 辑 器 便 会 对 电 流 的 流 经 时 间做 定 性 分 析 ，保 证 算 公 式 如下 式 ：
电流传 输 的稳 定性 。
Ｘ＝５０００００００／（１６＂ｐ）／２一（因 ｘ为计 数 器 中值 ，所 以需 除 以 ２）
大规 模 可 编 程 逻辑 器 件 是 利 用 ＥＤＡ技 术 进行 电子 系 统设
之 间摆 动 ，在 发 送 数 据 时 ，发 送 端 驱 动 器输 出正 电平 在 ＋５～＋１５Ｖ，负
ｐ＝９６００时 ，Ｘ＝１６２；
一 ．
日 ０
２异 步 串行 通 信 接 口设 计
ｐ＝１９２００时 ，Ｘ＝８１； ｐ＝３８４００时 ，Ｘ＝４１；
课题 要 求 实 现 基 于 ＣＰＬＤ的异 步 串行 接 口的设 计 ，需 要 进 行 以
２．３．２ 接 收模 块 设计
下 工 作 。
该模块的功能 ：实时检测线路 ，当线路产生下降沿时，即认 为线
综 合 及 仿 真 ；最 后 ，将 软 硬 件 系 统 结 合起 来 综合 调 试 、分 析 ，实 现设
２．３．３ 显示 模 块 设计
计 课 题 的要 求 ，在 条 件允 许 的情况 下 或 进行 进 一 步 的完 善 。
设计 的显示模块 中，数码管显示传输数据 的具体数值 （十六进
２．１串 行异 步 通 信 的数 据 格 式
构 成 一 帧 。
上 。
２．２ 串 口模 块 的 设计
由于 系 统选 用 的 是共 阳极 的数 码管 ，所 以数 码 管 位 选 位 初 始值
设计 中选择的是 ＲＳ２３２串 口通信。目前 ＲＳ２３２是 ＰＣ机与通信 为 …０’，当 位选 位 为 …１’时选 中该位 。
工业 中应 用 最 广 泛 的一 种 串 行 接 口。典 型 的 ＲＳ２３２信 号 在 正 负 电平
科技创新与应用 ｌ ２０１６年第１８期
科 技 创 新
基于 ＣＰＬＤ 的异步 串行 接 口设 计
张 秀 丹
（贵州省电子信息高级技 工学校 ，贵 州 都 匀 ５５８０００）
摘 要 ：ＣＰＬＤ是 大 规模 集成 电路 技 术 发展 的产 物 ，是 一种 半定 制 的 集成 电路 。 结合 计 算 机 软 件技 术（ＥＤＡ技 术 ）可 以 快速 、方便 地 构 建数 字 系统 。文 章 重 点介 绍 了 ｃＰＬＤ和 ＰＣ机 之 间的 异 步 串行接 口闯的通 信 。 设 计 中采 用 多模 块 化 的设 计 方 法设 计 整 个 系 统 ，包括 波特 率发 生 器 、数 据 接 收模 块 、数 据 发 送模 块 及 显 示模 块 。采 用 ＶＨＤＬ硬 件 描 述语 言 来开发 基 于 ＣＰＬＤ 的异 步 串行 通 信 接 口。采 用 ＲＳ２３２作 为 主要 的接 口控 制芯 片 ，利 用 Ｑｕａｒｔｕｓ ＩＩ ９．０应 用软 件 在 ＣＰＬＤ芯 片上进 行 综 合描 述 。采 用 六种 常 用 波特 率 ， 以开 关形 式 对 数 据传 输 方 式进 行 选择 ，输 出以 ＬＥＤ 灯 的 明灭 和 数码 管显 示数 值 进行 验 证 。分 别在 Ｑｕａｒｔｕｓｌｌ ９．０和 Ａｈｉｕｍ Ｄｅ— ｓｉｇｎｅｒ ６．９软 件 开发 环 境 下进 行 设 计 、综合 与仿 真 。进 而 实现 异 步 串行 接 口的控 制 功 能及 速 度 可 选择 性 数据 传 送 的设 计 。 关 键 词 ：ＣＰＬＤ；ＲＳ２３２；异 步 串行 接 口 ；ＶＨＤＬ
制 ）；八 个 ＬＥＤ灯 主要 是 为 了显 示 系 统 从 外 部 接 收 到 的数 据 （二 进
收 发 双 方 取 得 同 步 的方 法是 在 字 符 格 式 中设 置 起 始 位 和 停 止 制 ）从 左 到 右 依 次 显 示 数 据 的 高 位 到 低 位 ，灯 亮 为 …１’，反 之 则 为
１ ＣＰＬＤ与 ＶＨＤＬ简 述
的时 钟 。
ＣＰＬＤ适 用性 编 辑 器采 用 中心互 连 矩 阵 形式 对 不 同的 编码 进 行 设 计 功能 ：实 现 六 种 波 特 率 １２００、２４ｏ０、４８００、９６００、１９２００、
矩 阵 排 列 ，该 编 辑 器 与 原 有 传 统 ＣＭＯＳ编 辑 器 不 同点 在 于 ，该 编 辑 ３８４００Ｈｚ的可 选择 性 ，从 而 可 以选 择 数 据传 输 速 率 。
则 ：当 ｐ＝１２００时 ，Ｘ＝１３０２；
载 体 ，硬 件 描 述语 言是 利 用 ＥＤＡ技 术 进 行 电 子 系统 设 计 的 主要 表
ｐ＝２４００时 ，Ｘ＝６５ｔ：
达手段 。常用的硬件描述语言有 ＶＨＤＬ、Ｖｅｒｉｌｏｇ和 ＡＢＥＬ。设计中使
ｐ＝４８００时 ，Ｘ＝３２５；
用 的 ＶＨＤＬ语 言 在 电 子 工 程 领域 已成 为事 实上 的通 用 硬 件 描 述 语