EDA实验一四位计数器

本科实验报告

课程名称：EDA技术与FPGA应用设计实验题目：VHDL方式设计4位加法计数器实验地点：电机馆跨越机房

专业班级：电信0901班

学号：2009001243

学生姓名：杨雪

实验二VHDL方式设计4位加法计数器

一、实验目的

1．学习时序电路的VHDL描述方法。

2．掌握时序进程中同步、异步控制信号的设计。

3．熟悉EDA的仿真分析和硬件

二、实验仪器：

软件：windows 2000 max plus2

硬件：实验板

三、实验原理

设计一个含计数使能、异步复位和并行预置功能的4位加法计数器，RST是异步复位信号，高电平有效；CLK是时钟信号；当使能信号ENA为“1”'时，加法计数，COUT为计数进位输出，OUTY为计数输出。

四、实验步骤：

1、VHDL文本编辑

在MUX+PLUS集成环境下，执行“file”中的“new”命令，弹出编辑文本类型的对话框，选择“text edior file”后单击“OK”

先采用VHDL文本输入设计法实现4位二进制加法计数器的数字逻辑电路，并将文件

Cnt4.保存在创建的目录下。

2、编译设计图形文件

对cnt4.vhd设计文件进行编译，进而实现四位同步二进制加法计

数器的数字逻辑电路

3、功能时序仿真

4、引脚锁定

五、源程序：

LIBRARY IEEE;

USE IEE.STD_LOGIC_1164.ALL;

USE IEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT4B IS

PORT ( CLK : IN STD_LOGIC ;

RST : IN STD_LOGIC ;

ENA: IN STD_LOGIC ;

OUTY: OUT STD_VECTOR(3 DOWNTO 0);

COUT: OUT STD_LOGIC);

END CNT4B ;

ARCHITEC BEHA V OF CNT4B IS

SIGNAL CQI STD_VECTOR(3 DOWNTO 0); BEGIN

P_REG PROCESS (CLK,RST,ENA )

BEGIN

IF RST=’1’THEN CQI<=”0000”;

ELSIF CLK'EVENT AND CLK = '1' THEN

IF ENA=’1’THEN CQI<=CQI+1;

END IF;

END IF;

OUTY<=CQI

END PROCESS P_REG;

COUT<=CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); END BEHA V;

六、实验记录：

1、引脚锁定图：

2、功能仿真图：

3、时序仿真：

4、程序图：

七、实验分析：

（1）当ENA键，置上（即1）时，期间如果不拨动RST键进行清零复位，那么每拨动一下CLK键，计数一次，由0—15，当计数满16，再按动一次CLK键给出上升沿触发，则进位灯亮；期间如果拨动RST 键进行清零复位，那么计数从零开始；

（2）当ENA键，置下（即0）时，无使能信号，不进行计数。

八、实验心得:

通过本次实验，我更加清楚了加法计数器的工作原理，对仿真软

件的操作也更加熟悉。