常见硬件工程师笔试题(标准答案)

硬件工程师笔试题

一、电路分析：

1、竞争与冒险

在组合逻辑中，在输入端的不同通道数字信号中经过了不同的延时，导致到达该门的时间不一致叫竞争。因此在输出端可能产生短时脉冲〔尖峰脉冲〕的现象叫冒险。

常用的消除竞争冒险的方法有：输入端加滤波电容、选通脉冲、修改逻辑设计等。

2、同步与异步

同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。

同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因此所有触发器的状态的变化都与所加的时钟脉冲信号同步。

异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其它的触发器的状态变化不与时钟脉冲同步。

异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开场〞和“完成〞信号使之同步

同步就是双方有一个共同的时钟，当发送时，接收方同时准备接收。异步双方不需要共同的时钟，也就是接收方不知道发送方什么时候发送，所以在发送的信息中就要有提示接收方开场接收的信息，如开场位，完毕时有停顿位

3、仿真软件：Proteus

4、Setup 和Hold time

Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提早时钟上升沿〔如上升沿有效〕T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。假如hold time不够，数据同样不能被打入触发器。

5、IC设计中同步复位与异步复位的区别

同步复位在时钟沿采集复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比拟高，不能有毛刺，假如其与时钟关系不确定，也可能出现亚稳态。

6、常用的电平标准

TTL：transistor-transistor logic gate晶体管－晶体管逻辑门

CMOS：Complementary Metal Oxide Semiconductor互补金属氧化物半导体

LVTTL(Low Voltage TTL)、LVCMOS(Low Voltage CMOS)：、

RS232、RS485

7、TTL电平与CMOS电平

TTL电平和CMOS电平标准

TTL电平：5V供电

输出L：<0.4V ；H：>2.4V 1

输入L：<0.8V ；H：0

CMOS电平：〔一般是12V供电〕

输出L：<0.1*Vcc ；H：>0.9*Vcc

输入L：<0.3*Vcc ；H：>0.7*Vcc.

CMOS电路临界值〔电源电压为＋5V〕

VOHmin =4.5V VOLmax =0.5V

特性区别：

CMOS是场效应管构成，TTL为双极晶体管构成；

CMOS的逻辑电平范围比拟大〔3～15V〕，TTL只能在5V下工作；

CMOS的上下电平之间相差比拟大、抗干扰性强，TTL那么相差小，抗干扰才能差；CMOS功耗很小，TTL功耗较大〔1～5mA/门〕；

CMOS的工作频率较TTL略低，但是高速CMOS速度与TTL差不多相当。

8、RS232、RS485

RS232：采用三线制传输分别为TXD\RXD\GND，其中TXD为发送信号，RXD为接收信号。

全双工，在RS232中任何一条信号线的电压均为负逻辑关系。即：

－15v ~ －3v 代表1

＋3v ~ ＋15v 代表0

RS485：采用差分传输〔平衡传输〕的方式，半双工，一般有两个引脚 A、B。AB间的电势差U为UA-UB:

不带终端电阻AB电势差：＋2 ～＋6v 逻辑‘1’；

－2 ～－6v 逻辑‘0’；

带终端电阻 AB电势差：大于＋200mv 逻辑‘1’；

小于－200mv 逻辑‘0’；注意：AB之间的电压差不小于200mv。波特率计算：如图，传输9bit〔1起始位+8数据位〕花费的时间为79us。1s传输的数据量为1/0.000079*9 = 113924，可以推测波特设置的波特率为115200。RS485的波特率计算同理。〔二进制系统中，波特率等于比特率〕

终端电阻其目的就是消耗通信电缆中的信号反射，其原因有两个：阻抗不连续喝阻抗不匹配。

9、CAN BUS

要点〔显性与隐性电平〕：

显性位即无论总线上各节点想将总线驱动成什么样的电平，只要有一个节点驱动为显性位，那么总线表现为显性位的电平；隐性位正好相反，只有各节点都不将总线驱动成显性位的电平，总线才表现为隐性位对应的电平。显性位电平为Vh-Vl=2V，逻辑上为“0〞；隐性位电平为Vh-Vl=0V，逻辑上为“1〞。

CAN总线在没有节点传输报文时是一直处于隐性状态。当有节点传输报文时显性覆盖隐性，由于CAN总线是一种串行总线，也就是说报文是一位一位的传输的，而且是数字信号〔0和1〕，1代表隐性，0代表显性。在传送报文的过程中是显隐交替的，就像二进制数字0101001等，这样就能把信息发送出去，而总线空闲的时候是一直处于隐性的。

“显性〞具有“优先〞的意味，总线上执行逻辑上的线“与〞时，只要有一个单元输出显性电平，总线上即为显性电平；只有所有的单元都输出隐性电平，总线上才为隐性电平。〔显性电平比隐性电平更强〕

隐性〔逻辑‘1’〕：，，H-L=0V

显示〔逻辑‘0’〕：，，H-L=2V

共同点：CAN_BUS空闲状态为隐性状态，相当于串口通信〔232/485〕的停顿位‘1’；当准备发送数据时，CAN_BUS的状态由隐性变成显性，相当于串口通信〔232/485〕的起始位‘0’。

10、KNX BUS

1、概述：KNX是Konnex的缩写。1999年5月，欧洲三大总线协议EIB、BatiBus和EHSA 合并成立了Konnex协会，提出了KNX协议。该协议以EIB为根底，兼顾了BatiBus和EHSA 的物理层标准，并吸收了BatiBus和EHSA中配置形式等优点，提供了家庭、楼宇自动化的完好解决方案。

2、总线框架：

A、总线—区域总线(15条)—主干道(15条)—总线设备(64个)

B、15*15*64=14400个设备

C、三种构造：线形、树形、和星形