数电试题答案桂林电子科技大学信息科技学院试卷

桂 林 电 子 科 技 大 学信 息 科 技 学 院 试 卷
参考答案和评分标准
2006――2007学年第 2 学期 课号
课程名称 数字逻辑A （A 卷，闭卷） 适用班级（或年级、专业）（本）全院
一、填空题(每小题2分，共20分)
一、，
二、最小项表达式（标准积之和式），最大项表达式（标准和之积式）
3、短（小），大（高）
4、2n ，n
五、n ，2n
六、256，100
7、稳，暂稳
八、00
九、
10、与，或
二、单向选择题（每小题2分，共20分）
一、④，二、③，3、③，4、①，五、①
六、③，7、②，八、④，九、④，10、①
三、作图题(每小题5分，共20分)（评分标准：输出波形画错1处扣1分，错3处以上无分）
一、门电路符号和A 、B 、C 输入波形如图所示，按照给定的输入波形画出输出F 的波形。

二、由与非门组成的大体RS 触发器电路和输入波形如图所示，按照A 、B 输入波形画出Q 和Q 的输出波形。

A B C F 图
A
B C
3、触发器电路和输入波形如图所示，按照A 、B 和CP 输入波形画出Q 的输出波形。

设触发器的初态为0。

4、一名全减器电路的逻辑符号和输入波形如图所示，A 是被减数，B 是减数，CI 是低位来的借位；SO 是相减后的差输出，CO 是向高位的借位。

按照A 、B 和CI 输入波形画出SO 和CO 的输出波形。

四、分析题(每小题10分，共20分)
1、 分析图所示PLA 电路，说明电路功能。

①写出输出表达式（3分）B A Z ⋅=1；B A Z ⋅=2；B A B A Z ⋅+⋅=3
②由表达式列出电路的真值表（见表所示）（4分）
③说明电路功能（3分） 该电路是1位二进制数比较器。

A 、B 是二进制数输入； Z 1是A ＞B 输出； Z 2是A ＜B 输出；
Z 3是A =B 输出。

二、分析图所示的电路，写出电路的驱动方程、状态方程，列出状态转换表，画出状态转
换图，并说明电路的逻辑功能和特点。

图
Q
CP
A
B CP 1D C1 Q Q FF ≥1 A B 图 CO SO CO ∑ A B CI
CI A B CI SO
CO C G Q 图 B Q Q A 表
①驱动方程：（分）
J 1=1，n Q K 31=；n Q J 32=，n Q K 12=；n Q J 23=，n
Q K 23= 状态方程：（分）
n n n n Q Q Q Q 11111+=+；n n n n n Q Q Q Q Q 212312+=+；n n n n
n n Q Q Q Q Q Q 2323213=+=+ ②状态转换表（见表所示）（3分）
③状态转换图（见图所示）（2分）
④说明电路功能（2分）：该电路是同步五进制加法计数器，有自启动特性。

五、设计题(每小题10分，共20分)
一、8线-3线编码器的逻辑符号如图所示，Y 0~Y 7是8线输入端，C 、B 、A 是3线输出端，其中C 输出端的权值最高，依次为B 和A 。

用Verilog HDL 编写8线-3线编码器的源程序。

（Verilog HDL 的关键字见附录）
module st5_1(Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7,c,b,a);
input Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7;
output c,b,a;
reg c,b,a;
always
Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7
C B A 图 8线3线编码器的逻辑符号
表 图
begin
case ({Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7})
'b : {c,b,a}= 000;
'b01000000 : {c,b,a}= 001;
'b00100000 : {c,b,a}= 010;
'b00010000 : {c,b,a}= 011;
'b00001000 : {c,b,a}= 100;
'b00000100 : {c,b,a}= 101;
'b00000010 : {c,b,a}= 110;
'b00000001 : {c,b,a}= 111;
default : {c,b,a}= 000;
endcase
end
endmodule
二、用Verilog HDL编写同步十进制加法（异步清除）计数器，其中Q3 Q0（Q3是最高位）是计数器的状态输出端；OC是进位输出端；CLK是时钟输入端，上升沿有效；CRN 是异步清除输入端，低电平有效。

（Verilog HDL的关键字见附录）
module cnt10_ST(CLK,CRN,Q,OC);
input CLK,CRN;
output[3:0] Q;
output OC;
reg[3:0] Q;
always @(posedge CLK or negedge CRN)
begin
if (CRN==0) Q = 'b0000;
else
begin
if (Q < 9) Q = Q+1;
else Q = 0;
end
end
assign OC = Q[3]&Q[0];
endmodule。