计算机组成原理期中考试试卷

计算机组成原理期中考试试卷
⼀、填空题(每空1 分，共30 分)
1．计算机系统是由⼀个硬件和软件组成的多层次结构。

2. 随⼤规模集成电路技术的发展和软件硬化的趋势，现在已经可以将许多复杂、常⽤的程序制作成固件，从功能上说是软件，从形态上说是硬件。

3．在计算机系统中，数的真值变成机器代码时有原码表⽰法、
表⽰法、补码表⽰法和移码表⽰法。

其中浮点数的阶码主要⽤采⽤移码表⽰，以利于⽐较两个指数的⼤⼩和对阶操作。

4．在计算机系统中，存储器通常采⽤由⾼速缓冲存储器、
主存储器、外存储器构成的多级存储器体系结构，CPU能直接访问⾼速缓冲存储器、
主存储器但不能直接访问外存储器。

5．机器字长是指计算机能直接处理的⼆进制数据的位数，它决定了计算
机的运算精度。

6．形成指令地址的⽅式，称为A.___指令寻址___⽅式，有B. __顺序____寻址和C. ___跳跃___寻址。

7．⼀个较完善的指令系统应当包括数据处理、数据存储、
数据传送、程序控制四⼤类指令。

8. 对存储器的要求是A. ___容量⼤___，B. _速度快_____，C. _成本低____。

为了解决这三⽅⾯的⽭盾,计算机采⽤多级存储体系结构。

9.⼀台计算机中所有机器指令的集合，称为这台计算机的指令系统，指令格式中通常由操作码字段和地址码字段字段组成。

其中__操作码____字段表征指令的特性与功能。

⼆、单项选择题(在每⼩题的四个备选答案中，选出⼀个正确答案，并将正确答案的序号填在题⼲的括号内)
1.某计算机字长16位，它的存贮容量是64KB，若按字编址，那么它的寻址范围是
（ B ）。

A. 64K
B. 32K
C. 64KB
D. 32 KB
2.. 双端⼝存储器在__B____情况下会发⽣读/写冲突。

A. 左端⼝与右端⼝的地址码不同
B. 左端⼝与右端⼝的地址码相同
C. 左端⼝与右端⼝的数据码不同
D. 左端⼝与右端⼝的数据码相同
3. 寄存器间接寻址⽅式中，操作数处在__B____。

A. 通⽤寄存器
B. 主存单元
C. 程序计数器
D. 堆栈
4.程序控制类指令的功能是___D___。

A进⾏算术运算和逻辑运算
B 进⾏主存与CPU之间的数据传送
C 进⾏CPU和I / O设备之间的数据传送
D 改变程序执⾏顺序
5.指令系统采⽤不同寻址⽅式的⽬的是___B___。

A 实现存贮程序和程序控制；
B 缩短指令长度，扩⼤寻址空间，提⾼编程灵活性；。

C 可直接访问外存；
D 提供扩展操作码的可能并降低指令译码的难度；
6.如果浮点数尾数⽤补码表⽰，则判断下列哪⼀项的运算结果是规格化数__C____。

A 1.11000
B 0.01110
C 1.00010 D0.01010
7.在定点运算器中，⽆论采⽤双符号位还是单符号位，必须有_C_____，它⼀般⽤______来实现。

A.译码电路与⾮门
B.编码电路或⾮门
C.溢出判断电路异或门
D.移位电路与或⾮门
8.[X]补=1.X1X2X3X4，当满⾜__A____时，X > -1/2成⽴。

A.X1=1，X2~X4⾄少有⼀个为1
B.X1=1，X2~X4任意
C.X1=0，X2~X4⾄少有⼀个为1
D.X1=0，X2~X4任意
9．在定点计算机中，两个原码表⽰的数相乘，乘积符号的运算规则是( C )
A.⽤原码表⽰乘数与被乘数，直接相乘
B.符号位连同绝对值⼀起相乘
C. 同号相乘为正，异号相乘为负
D.取操作数绝对值相乘，乘积符号与乘数符号相同
10. 动态RAM的特点是（C ）。

A ⼯作中存储内容会发⽣变化
B ⼯作中需动态改变访存地址
C 每次读出后，需重写⼀次
D 每隔⼀定时间，需按⾏执⾏⼀次假读操作
11. ⾼速缓冲存储器Cache⼀般采取（ A ）。

A、随机存取⽅式
B、只写不读存取⽅式
C、不读不写存取⽅式
D、只读不写存取⽅式
12．零地址指令的操作数⼀般隐含在( C )中。

A.磁盘
B.磁带
C.寄存器
D.光盘
13.下列说明中正确的是（ D ）
A.多体交叉存储器主要解决扩充容量问题
B.Cache和主存统⼀编址，Cache地址空间是主存地址空间的⼀部分C．SRAM存储技术提⾼了计算机的速度D．Cache的功能全部由硬件实现
14．存储单元是指（ C ）。

A 存放⼀个⼆进制信息位的存贮元
B 存放⼀个机器字的所有存贮元集合
C 存放⼀个字节的所有存贮元集合
D 存放两个字节的所有存贮元集合；
15．某SRAM芯⽚，存储容量为64K×16位，该芯⽚的地址线和数据线数⽬为（ D ）。

A 64，16
B 16，64
C 64，8
D 16，16 。

16．交叉存贮器实质上是⼀种______存贮器，它能_____执⾏______独⽴的读写操作。

（ A ）
A 模块式，并⾏，多个
B 模块式串⾏，多个
C 整体式，并⾏，⼀个
D 整体式，串⾏，多个
17．⽤某个寄存器中操作数的寻址⽅式称为__C____寻址。

A 直接
B 间接
C 寄存器直接
D 寄存器间接
18．在主存储器中，存储周期是指（ D ）
A. 可随意访问存储器
B.按随机⽂件访问存储器
C.可对存储器进⾏读出与写⼊
D. 连续启动两次读操作所需间隔的最⼩时间
三、计算题
1、浮点数加减运算过程⼀般包括对阶、尾数运算、规格化、舍⼊和判溢出等步骤。

设浮点数的阶码和尾数均采⽤补码表⽰，且位数分别为 5 位和7 位（均含 2 位符号位）。

若有两个数X=27×29/32，Y=25×5/8，⽤浮点加法计算X+Y。

2. 设[X]补=01111，[Y]补=11101，⽤带求补器的补码阵列乘法器求出乘积
X·Y=？并⽤⼗进制数乘法验证。

解：设最⾼位为符号位，输⼊数据为[ x ]
补= 01111 [ y ]
原
= 11101
[ y ]补= 10011
算前求补器输出后：x = 1111 y = 1101
1 1 1 1
× 1 1 0 1
1 1 1 1
0 0 0 0 乘积符号位运算：
1 1 1 1 x0⊕y0 = 0⊕1 = 1
+ 1 1 1 1
1 1 0 0 0 0 1 1
算后求补级输出为00111101，加上乘积符号位1，最后得补码乘积值为
10011101 。

利⽤补码与真值的换算公式，补码⼆进制数的真值是：
x×y = -1×28 + 1×25 + 1×24 + 1×23 + 1×22 + 1×20 = -195 ⼗进制数乘法验证：x×y = （+15）×（-13）= -195
某微机指令格式如下所⽰：
格式中D 为位移量，X为寻址⽅式特征值：
X=00 , 直接寻址；
X=01, ⽤变址寄存器R1进⾏变址
X=10, ⽤变址寄存器R2进⾏变址
X=11, 相对寻址
设（PC）=1234H，（R1）=0037H,(R2)=1122H,(.H代表⼗六进制数)，请确定如下指令的有效地址：
（1）4420H (2) 2244H (3)1322H (4)3521H (5)6723H
解
1）X=00 , D=20H ,有效地址E=20H
2) X=10 , D=44H ,有效地址E=1122H+44H=1166H
3) X=11 , D=22H ,有效地址E=1234H+22H=1256H
4) X=01 , D=21H ,有效地址E=0037H+21H=0058H
5) X=11 , D=23H ,有效地址 E=1234H+23H=1257H
四．综合题
1、某计算机主存容量为512KB，Cache容量为16KB，每块有16个字，每字32位。

⑴若Cache采⽤直接映射⽅式，请给出主存地址字段中各段的位数。

⑵若Cache采⽤四路组相联映射，请给出主存地址字段中各段的位数。

直接映射：
2、某机主存容量为4M×16位，且存储字长等于指令字长，若该机指令系统能完成97种操作，操作码位数固定，且具有直接、间接、变址、基址、相对、⽴即等六种寻址⽅式。

（1）画出⼀地址指令格式并指出各字段的作⽤。

（2）该指令直接寻址的最⼤范围
（3）⽴即数的范围（⼗进制数表⽰）
（4）相对寻址的位移量（⼗进制数表⽰）
（5）上述六种寻址⽅式的指令哪⼀种执⾏时间最短？哪⼀种最长？哪⼀种便于⽤户编制处理数组问题的程序？哪⼀种便于程序浮动？
为什么？
（6）如何修改指令格式，使指令的直接寻址范围可扩⼤到4M?
（7）为使⼀条转移指令能转移到主存的任⼀位置，可采取什么措施？
请简要说明。

(1) ⼀地址指令格式如图所⽰，各字段的作⽤为：
OP：操作码字段，指定操作类型；
MOD：寻址⽅式字段，指定寻址⽅式；
A：地址码字段，指定操作数地址或操作数。

（2）直接寻址的最⼤范围为26。

因为操作码字段占7位，寻址⽅式字段占3位，所以地址码字段长6位。

直执寻址的范围为216-7-3=26=64个单元。

(3 ⼗进制数表⽰⽴即数的范围为-32～31(补码时)或-31～31(原码时)。

(4 ⼗进制数表⽰相对寻址的位移量为-32～31(补码时)或-31～31(原码时)。

(5)在上述6种寻址⽅式中，⽴即寻址指令执⾏时间最短，因为⽴即寻址时操作数和指令被同时从主存中取出，不需要再次访问
主存。

间接寻址(多次间址)指令执⾏时间最长，因为它需要经过多次访存，才能取得操作数地址，然后取出操作数。

相对寻址⽅式便于实现程序浮动，变址寻址⽅式最适合处理数组问题。

（6）采⽤双字长指令；
形式地址字段扩展⾄16+6=22位，可实现4M寻址空间。

（7）⽅案1：使⽤基址寻址⽅式；
⽅案2：双字长指令增加形式地址位数；
3.CPU执⾏⼀段程序时，cache完成存取的次数为3100次，主存完成存取的次数为100次，已知cache存储周期为40ηs，主存存储周期为240ηs，求cache/主存系统的效率和平均访问时间。

平均访问时间=（3100*40+100*240）/(100+3100)=46.25ns cache/主存系统的效率=40/46.25*100%=86.5%
4．⽤16K×4位的SRAM芯⽚形成⼀个32K×8位的RAM区域，共需SRAM芯⽚多少⽚？设CPU地址总线为A15～A0，数据总线为D7～D0，控制信号为R/W（读/写）、MREQ（允许访存）。

SRAM 芯⽚的控制信号有CS和WE。

要求这32K×8位RAM区域的起始地址为4000H，请画出RAM与CPU的连接逻辑框图。