数字电子技术第五章时序逻辑电路5计数器芯片-文档资料
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数字电子技术基础简明教程(第三版)第5章
Q1n 1=
Q0n T0
30 11 0 41 00 0
J1= K1 = Q0 = T1
51 01 0 61 10 0
J2= K2 = Q1Q0 = T2
71 11 1
80 00 0
(4) 用T ’型触发器构成的逻辑电路图
Q0
Q1
Q2
1
FF0
1J
1
FF1
1J
1
FF2
1J
C1
C1
C1
1K
1K
1K
Q0
Q1
FF1
& 无效状态 10 Y
& 1J
C1 Q1
0/0 1/1
1K
00 ← 10 → 11
CP
能自启动
(Mealy 型)
5.2 计数器 (Counter)
5.2.1 计数器的特点和分类 一、计数器的功能及应用
1. 功能： 对时钟脉冲 CP 计数。
2. 应用： 分频、定时、产生节拍脉冲和脉冲 序列、进行数字运算等。
J0 = Q2n , K0 = Q2n
Q0n+1 = Q2n Q0n + Q2nQ0n = Q2n
J1 = Q0n , K1 = Q0n J 2 = Q1n , K 2 = Q1n
Q1n+1 = Q0n Q1n + Q0nQ1n = Q0n Q2n+1 = Q1n Q2n + Q1nQ2n = Q1n
同步计数器 (Synchronous ∼) 异步计数器 (Asynchronous ∼)
TTL 计数器 CMOS 计数器
5.2.2 二进制计数器
计数器计数容量、长度或模的概念
数字电子技术基础 ppt 课件5精选全文
解：
由于在异步时序逻辑电路中，没有统一的时钟脉冲，因此，分析时必须写出时钟方程。
（1）写各时钟方程
CP0=CP（时钟脉冲源的上升沿触发） CP1=Q0（当FF0的Q0由0→1时，Q1才可能改变状态，否则Q1将保持原状态不变）
（2）写输出方程
（3）写各触发器的驱动方程
（4）写各触发器的次态方程
1、移位电路组成
（从Q3 向Q0移)
Q0端是串行输出端；
DIL是左移数据输入端；1DFra bibliotekC1FFD
Q3
1D
C1
FFC
Q2
1D
C1
FFB
Q1
1D
C1
FFA
Q0
CP
DIL
Q0Q1Q2Q3 端是并行输出端。
2、工作过程
例如：要移入D0D1D2D3
移状态表
Q0 Q1 Q2 Q3 DIL CP顺序
X X X D0
存入： 1 0 0 1
2、工作原理
存数指令
CP
Q0
Q1
Q2
Q3
D0
D1
D2
D3
1D
R
1D
R
1D
R
1D
R
RD
若输入信号 、 、 、 已被送到相应触发器的D端，当CP脉冲来到时，四个触发器的输出端 的电平分别等于端 、 、 、 的电平，这时输入信号就被寄存起来了。只要没有新的输入信号，触发器的状态就不会改变，也就是说，输入信号在寄存器中一直保持到下一个输入信号到达时为止。
K3 = Q2
=（Q3+Q2 ） Q1
Q3
Q2
Q1
Y
CP
王海光数字电子技术基础 第5章 时序逻辑电路
与触发器的对应关系，还应给出排序示范
图 （ 如 图 5.1.2 示 范 图 圆 圈 中 标 注 的 Q3Q2Q1 ），对含多个输入输出端的时序
电路，也应在示范图中标出（如图5.1.2中
指向线上标注的/Y）。
5.1.1 时序逻辑电路的人工分析
（5）电路功能判断说明。
对电路功能的判断应结合输入输出信号的具体物理含义来
5.1.1 时序逻辑电路的人工分析
*二、异步时序逻辑电路的分析
与同步时序电路不同的是，异步时序电路中的所有触发 器并非由同一时钟源触发，所以在根据电路的现态计算电路 的次态时，应特别注意各个触发器的时钟条件是否具备。只 有时钟条件具备的触发器才会按状态方程描述的逻辑关系转
换成次态，否则将维持现态不变。为此在分析异步时序电路
组合逻辑电路
Y1 Yj
Z Zk 存储电路
图5.0.1 时序逻辑电路结构示意框图
这四种信号之间的逻辑关系可用以下三个向量函数表示： 输出方程：Y（tn）=F1[X（tn），Q（tn）]
驱动方程：Z（tn）=F2[X（tn），Q（tn）]
状态方程： Q（tn+1）=F3[Z（tn），Q（tn）] 式中tn、tn+1是对电路进行考察的两个相邻的离散时间。
5.1.1 时序逻辑电路的人工分析
一、同步时序逻辑电路的分析 导出同步时序电路的状态转换表、状态转换图和时序波 形图，判断时序电路逻辑功能的通常步骤：
1．根据给定的时序电路列出电路的输出方程和驱动方程组。 2．将各个驱动方程代入对应触发器的特性方程得到整个时序 电路的状态方程组。 3．根据电路的状态方程组计算列出电路的状态转换表。 4．根据电路的状态转换表画出状态转换图或时序波形图。 5．根据状态转换图或时序波形图说明电路的逻辑功能，判断 电路能否自启动。
电子教案《数字电子技术》 第五章(教案)第5章 时序逻辑电路
《数字电子技术》教案第5章时序逻辑电路5.1时序逻辑电路的基本概念1．时序逻辑电路的组成结构时序逻辑电路一般包含组合逻辑电路、存储电路和反馈电路。
其中，反馈电路可以将存储电路的输出状态反馈到组合逻辑电路的输入端，与输入信号共同决定整个电路的输出；存储电路则是将组合逻辑电路的输出状态作为输入信号存储到存储器件中。
存储器件是时序逻辑电路的重要组成部分，常用的存储器件主要有触发器、延迟线和磁性器件等。
如图5-1所示为触发器构成的时序逻辑电路结构框图。
图5-1 触发器构成的时序逻辑电路结构框图2．时序逻辑电路的分类：（1）根据电路状态转换情况的不同，时序逻辑电路可分为同步时序逻辑电路和异步时序逻辑电路。
（2）根据电路中输出变量是否和输入变量直接相关，时序逻辑电路可分为米里型电路和莫尔型电路。
3．时序逻辑电路的状态表和状态图状态转换表和状态转换图：为了清晰地了解时序逻辑电路的逻辑功能和工作情况。
1）状态转换表状态转换表类似于组合逻辑电路的真值表，它是将时序逻辑电路的输入变量、现态变量、次态变量和输出变量写入表格而形成的，因此也称为状态转换真值表。
2）状态转换图状态转换图是用来描述时序逻辑电路的输入变量、现态变量、次态变量和输出变量之间关系的图形。
如图5-2所示为状态转换图示例。
图中的圆圈代表时序逻辑电路的状态，带箭头的线表示电路的状态转移关系，线的侧旁X Z是指引起状态转移的输入条件和相应的输出值。
图5-2状态转换图示例5.2时序逻辑电路的分析方法5.2.1基本RS触发器的电路组成及逻辑符号1．同步时序逻辑电路分析法同步时序逻辑电路中所有触发器的时钟是相同的，所以在分析同步时序逻辑电路时可以不考虑时钟条件，分析步骤一般包括以下几点：（1）根据同步时序逻辑电路确定输入信号和输出信号，并列出各类方程：①输出方程：是指同步时序逻辑电路的输出逻辑表达式，一般为触发器的现态函数。
②驱动方程：由存储电路中各触发器输入端的逻辑表达式组合而成。
电子教案--数字电子技术-第五章时序逻辑电路-XXXX-1
电 （2）时序电路的输出方程。
子
（3）各触发器的驱动方程。
2．将驱动方程代入相应触发器的特性方程，求得时序逻辑电
技 路的状态方程。
术
3．根据状态方程和输出方程，列出该时序电路的状态表，画 出状态图或时序图。
4．根据电路的状态表或状态图说明给定时序逻辑电路的逻辑
功能。 中北大学电子信息工程系
第五章 时序逻辑电路
字
Q3
Q2
Q1
Q0
1
电
FF3 Q 1J
FF2 Q 1J
FF1 Q 1J
FF0 Q 1J
∧ ∧ ∧ ∧
C1
C1
C1
C1
CP 计数脉冲
子
1K
1K
1K
1K
R
R
R
R
CR 清零脉冲
技
工作原理： 4个JK触发器都接成T’触发器。
术
每来一个CP的下降沿时，FF0向相反的状态翻转一次；
每当Q0由1变0，FF1向相反的状态翻转一次；
字
Q1n1 J1Q1n K1Q1n (X Q0n ) Q1n
（4）作状态转换表及状态图
电 ①当X=0时：触发器的次态方程简化为：
子
Q0n1 Q1n Q0nQ1n1 Q0n Q1n 输出方程简化为：Z Q1n Q0n
由此作出状态表及状态图。
技
Q 1Q 0
/0
/0
术
（2）写出驱动方程：
J 0 X Q1n
J1 X Q0n
K0 1
K1 1
中北大学电子信息工程系
（3第）五写章出时JK序触逻发辑电器路的特性方程，然后将各驱动方程代入 JK触发器的特性方程，得各触发器的次态方程：
数字电子技术基础第5章-时序逻辑电路
图5.1.4 同步时序电路与异步时序电路
5.1 时序电路的基本概念
2.米莱电路与摩尔电路
有的时序电路的输出不 仅与存储电路输出的原状态 有关，而且和电路的输入信 号有关。而另一些时序电路 仅与存储电路输出的原状态 有关。前者称为米莱型 （Mealy）电路，后者称为 摩尔型（Moore）电路。
5.1 时序电路的基本概念
（5）根据状态转换表可以绘出状态转换图或时序图。 （6）据上述分析步骤，用文字描述时序电路的逻辑功能。
5.2 基于触发器的时序电路分析
5.2.2 同步时序电路的分析举例
1.摩尔型同步时序电路的分析
例5.2.1试分析图5.2.1所示时序电路的逻辑功能，并说明 电路性质（同步或异步、摩尔或米莱、能否自启动）。
（4）每经过6个时钟脉冲信号的作用，电路状态循环一次。 当计数到101时，F作为输出进位1次。该电路是具有自启动功能 的摩尔型同步6进制计数器。
图5.2.2 例5.2.1状态转换图
图5.2.3 例5.2.1 时序波形图
5.2 基于触发器的时序电路分析
2.米莱型同步时序电路的分析 例5.2.3 图5.2.6电路是由T触发器构成的时序电路，试分析电路功能。
图5.1.1所示框图是时序电 路的基本结构，由组合电路和 存储电路两部分组成。图5.1.1 时序逻辑电路结构从图的整体 上看，组合电路部分的功能是 进行逻辑运算和算术运算，存 储电路部分是由触发器或锁存 器“组”构成，起到记忆运算 功能。
图5.1.1 时序逻辑电路
5.1 时序电路的基本概念
5.1.2 状态转换表与状态转换图
（2）根据输出方程可以确定是摩尔型电路，还是米莱型 电路。
（3）将每个触发器的激励方程代入对应触发器的特征方 程，求出各触发器的状态方程，状态方程反映各触发器输出 的现态与次态的逻辑关系。
《数字电子技术与接口技术试验教程》课件第5章
8
第5章 基于HDL的时序逻辑电路实验
图5-2 边沿D触发器的仿真结果
9
第5章 基于HDL的时序逻辑电路实验 (2) 边沿D触发器的VHDL源代码如下：
--Behavioral D Flip-Flop with Clock Enable and Asynchronous Reset
entity Dflipflop is Port (D,clk,rst,ce : in STD_LOGIC; Q : out STD_LOGIC);
architecture Behavioral of DFF is begin
process(clk, rst,D) begin
if (CLK'event and CLK='1') then if rst ='1' then Q <= '0'; else Q<=D; end if;
end if; end process; end Behavioral;
end if; end process; end Behavioral;
13
第5章 基于HDL的时序逻辑电路实验
(3) 带有置位和清零端的边沿D触发器的约束文件规定
如下：
#Basys2约束文件： NET "clk" LOC ="B8"; //时钟
#Basys2约束文件： NET "clk" LOC ="B8"; //时钟
end Dflipflop;
architecture Behavioral of Dflipflop is begin
process(clk, rst,D,ce)
第5章 基于HDL的时序逻辑电路实验
图5-2 边沿D触发器的仿真结果
9
第5章 基于HDL的时序逻辑电路实验 (2) 边沿D触发器的VHDL源代码如下：
--Behavioral D Flip-Flop with Clock Enable and Asynchronous Reset
entity Dflipflop is Port (D,clk,rst,ce : in STD_LOGIC; Q : out STD_LOGIC);
architecture Behavioral of DFF is begin
process(clk, rst,D) begin
if (CLK'event and CLK='1') then if rst ='1' then Q <= '0'; else Q<=D; end if;
end if; end process; end Behavioral;
end if; end process; end Behavioral;
13
第5章 基于HDL的时序逻辑电路实验
(3) 带有置位和清零端的边沿D触发器的约束文件规定
如下：
#Basys2约束文件： NET "clk" LOC ="B8"; //时钟
#Basys2约束文件： NET "clk" LOC ="B8"; //时钟
end Dflipflop;
architecture Behavioral of Dflipflop is begin
process(clk, rst,D,ce)
数字电子技术第五章
CO BO
74LS193
R CPU CPD LD QCC QCB
信号QCC=0 QD QA :数据输出， 从高 只要DN为高电平有效， 位低位。 UP上升沿到时，加1计数。 减到最小 反之， 只要UP 高电平有效， 3和G3相关联。 值时产生借位 DN上升沿到时，减1计数。 QCC UP Q A QQ QC Q D 信号 BCB=0 即双时钟输入。
A B C D 加法计数
0
0
× ×× ×
× ×× ×
减法计数
保持
二、四位二进制可逆计数器74193
2. 74193功能扩展
—— 连接成任意模M 的计数器
(1) 接成M<16的计数器
(2) 接成M>16的计数器
（1）接成M<16的计数器
方法一:采用 例6：用74193设计M=9 计数器。 异步预置、 加法计数
BO=0
A B
A
QA QB QC QD
QA
QB
B
C D
C
D
QC
QD
QCB DN Q A Q B Q C Q D
二、四位二进制可逆计数器74193
74193功能表
输 UP × × ↑ 1 1 DN × × 1 ↑ 1 R 1 0 0 入 LD × 0 1 1 1 A B C D × ×× × A B C D × ×× × 输 出 QA QB QC QD 0 0 0 0
1
0 0 0 0
1
（三）74161/74163功能扩展
连接成任意模M 的计数器
（1）同步预置法
（2）反馈清零法 （3）多次预置法
(3)多次预置法
例4: 分析电路功能。
74LS193
R CPU CPD LD QCC QCB
信号QCC=0 QD QA :数据输出， 从高 只要DN为高电平有效， 位低位。 UP上升沿到时，加1计数。 减到最小 反之， 只要UP 高电平有效， 3和G3相关联。 值时产生借位 DN上升沿到时，减1计数。 QCC UP Q A QQ QC Q D 信号 BCB=0 即双时钟输入。
A B C D 加法计数
0
0
× ×× ×
× ×× ×
减法计数
保持
二、四位二进制可逆计数器74193
2. 74193功能扩展
—— 连接成任意模M 的计数器
(1) 接成M<16的计数器
(2) 接成M>16的计数器
（1）接成M<16的计数器
方法一:采用 例6：用74193设计M=9 计数器。 异步预置、 加法计数
BO=0
A B
A
QA QB QC QD
QA
QB
B
C D
C
D
QC
QD
QCB DN Q A Q B Q C Q D
二、四位二进制可逆计数器74193
74193功能表
输 UP × × ↑ 1 1 DN × × 1 ↑ 1 R 1 0 0 入 LD × 0 1 1 1 A B C D × ×× × A B C D × ×× × 输 出 QA QB QC QD 0 0 0 0
1
0 0 0 0
1
（三）74161/74163功能扩展
连接成任意模M 的计数器
（1）同步预置法
（2）反馈清零法 （3）多次预置法
(3)多次预置法
例4: 分析电路功能。
数字电子技术第五章
0 1
Q2 D Q3 D
CP端子2，3，4有效（即M2 ，G3， G4为高电平）时，计数器加1计数。 用CTT和CTP表示。
（一）四位二进制同步计数器74161
74161外引线功能端排列图
UCC CO Q0 Q1 Q2 Q3 CTP LD 16 15 14 13 12 11 10 9
CP × ↑ × × ↑
74161功能表 特点：
(1)外引线排列和 74161相同。 (2)置数，计数， 保持功能与74161 相同。
(3)清零功能与 74163采用同步清零方式： 74161不同。 当CR =0时，且当 CP 的上升沿
来到时,输出Q0Q1Q2Q3 才全被清零。
比较四位二进制同步计数器
CTRDIV16
5CT=0 CT=0 M1 M2 G3 G4 3CT=15
（一）四位二进制同步计数器74161
用VHDL实现74161
LIBRARY IEEE BEGIN USE IEEE.std_logic_1164.all; (OTHERS => ‘0’); IF CR_L=’0’ THEN IQ <= USE IEEE.std_logic_arith.all; END IF; ENTITY v74LS161AND CP=’1’) THEN IF (CP’EVENT IS PORT LD_L=’0’ THEN IQ <= D; IF (CP,CR_L,LD_L,CTP,CTT:IN STD_LOGIC; ELSIF UNSIGNEDCTP)=’1’ THEN IQ <= IQ+1 D:IN (CTT AND (3 DOWNTO 0); END IF; UNSIGNED (3 DOWNTO 0); Q:OUT IF (IQ=15)STD_LOGIC); THEN CO <= ‘1’; CO:OUT AND (CTT=’1’) ENDELSE CO <= ‘0’; v74LS161; ARCHITECTURE v74LS161_arch OF v74LS161 IS END IF; SIGNAL IQ: UNSIGNED (3 DOWNTO 0); END IF； BEGIN Q <=IQ; PROCESS (CP,CTT,CR_L) END PROCESS; END v74LS161_arch;
Q2 D Q3 D
CP端子2，3，4有效（即M2 ，G3， G4为高电平）时，计数器加1计数。 用CTT和CTP表示。
（一）四位二进制同步计数器74161
74161外引线功能端排列图
UCC CO Q0 Q1 Q2 Q3 CTP LD 16 15 14 13 12 11 10 9
CP × ↑ × × ↑
74161功能表 特点：
(1)外引线排列和 74161相同。 (2)置数，计数， 保持功能与74161 相同。
(3)清零功能与 74163采用同步清零方式： 74161不同。 当CR =0时，且当 CP 的上升沿
来到时,输出Q0Q1Q2Q3 才全被清零。
比较四位二进制同步计数器
CTRDIV16
5CT=0 CT=0 M1 M2 G3 G4 3CT=15
（一）四位二进制同步计数器74161
用VHDL实现74161
LIBRARY IEEE BEGIN USE IEEE.std_logic_1164.all; (OTHERS => ‘0’); IF CR_L=’0’ THEN IQ <= USE IEEE.std_logic_arith.all; END IF; ENTITY v74LS161AND CP=’1’) THEN IF (CP’EVENT IS PORT LD_L=’0’ THEN IQ <= D; IF (CP,CR_L,LD_L,CTP,CTT:IN STD_LOGIC; ELSIF UNSIGNEDCTP)=’1’ THEN IQ <= IQ+1 D:IN (CTT AND (3 DOWNTO 0); END IF; UNSIGNED (3 DOWNTO 0); Q:OUT IF (IQ=15)STD_LOGIC); THEN CO <= ‘1’; CO:OUT AND (CTT=’1’) ENDELSE CO <= ‘0’; v74LS161; ARCHITECTURE v74LS161_arch OF v74LS161 IS END IF; SIGNAL IQ: UNSIGNED (3 DOWNTO 0); END IF； BEGIN Q <=IQ; PROCESS (CP,CTT,CR_L) END PROCESS; END v74LS161_arch;
精品课件-数字电子技术-第5章
第5章 时序逻辑电路
2) 输出方程表达了电路的外部输出与触发器现态及外部输入 之间的逻辑关系。需要特别注意的是输出Z与触发器的现态Ｑn 有关，而不是与次态Ｑn+1 3) 将1) 中得到的驱动方程代入触发器的特性方程中，得出 每个触发器的状态方程。状态方程实际上是依据触发器的不同 连接，具体化了的触发器的特性方程，它反映了触发器次态与 现态及外部输入之间的逻辑关系。
(1) ① 驱动方程:
T0=1 T1=Q0 T2=Q1Q0 ② 输出方程:
Z=Qn2Qn1Qn0
第5章 时序逻辑电路
③ 求状态方程。将驱动方程带入T
Qn1 T Qn
Q n1 0
T0
Q0n
Q0n
Q n1 1
T1
Q1n
Q0n
Q1n
Q1n Q0n
Q1nQ0n
Q n1 2
T2
Q2n
(Q0nQ1n ) Q2n
第5章 时序逻辑电路
表5-3 例5.1的状态转换表
第5章 时序逻辑电路
② 状态转换图。 由状态转换真值表可以画出状态转换图如图5-5(b)所示。 本例中，三个触发器共有八个状态000，001，…，111。本例 是Moore型电路， 按说输出Z应该画在状态框内，这里采用了 Mealy型电路的画法。但由于没有外部输入，所以X/Z斜线上
仅取决于该时刻电路的输入状态，而且与电路原来的状态有关。 简而言之， 电路的输出状态与时间顺序有关，因此称为时序 逻辑电路。时序逻辑电路具有“记忆”性， 意指必需具有 “记忆”功能的器件来记住电路过去的状态，并与输入信号一 起共同决定电路的输出。
时序逻辑电路的一般结构框图如图5-1所示。
第5章 时序逻辑电路
第5章 时序逻辑电路
数字电子技术第5章
（4）逻辑功能分析：当Q1Q0=11时，输出Z=1；当取 其它值时，输出Z=0；在一个循环过程中，Z=1只出现一次， 故为进位输出信号。所以，此电路是带进位输出的同步4 进制加法计数器电路。
EXIT EXIT
第5章 时序逻辑电路
分析举例
【例5.1.2】图所示电路是异步时序逻辑电路的逻辑图， 试分析它的逻辑功能。
3. 求出对应状态值
设电路初始状态为 Q3Q2Q1 Q0 =0000 当某触发器时钟 条件满足时，计算 其状态方程的值； 触发器时钟没有到 来时，则不用计算 其状态方程的值， 保持原有状态。
演 示 文 稿 Presentation
0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1
EXIT EXIT
第5章 时序逻辑电路
画状态图和时序图
演 示 文 稿 Presentation
随着CP脉冲的递 1010至1111在 增，不论从电路输 计数循环外， 出的哪一个状态开 但可以进入计 始，触发器输出的 数循环，称为 变化都会进入同一 自启动 个循环过程
（4）逻辑功能分析：由状态图和时序图 可知，该电路是十进制计数器，或10分频器。
EXIT EXIT
第5章 时序逻辑电路
5.1.2 时序逻辑电路的分析方法
演 示 文 稿 Presentation
基本步骤：
1. 根据给定的电路，写出它的输出方程和驱动方程，并求 状态方程。 时序电路的输出逻辑表达式。 2. 列状态转换真值表。 各触发器输入信号的逻辑表达式。 将驱动方程代入相应触发器的特性方程中所得到的方程 3. 分析逻辑功能。 简称状态转换表，是反映电路状态转换的规律与条件的表格。 方法：将电路现态的各种取值代入状态方程和输 出方程进行计算，求出相应的次态和输出，从而列出 4. 根据状态转换真值表来说明电路逻辑功能。 画状态转换图和时序图。 状态转换表。 如现态起始值已给定，则从给定值开始计算。如 用圆圈及其内的标注表示电路的所有稳态， 没有给定，则可设定一个现态起始值依次进行计算。 在时钟脉冲 CP作用下，各触发器状态变化的波形图。 用箭头表示状态转换的方向，箭头旁的标注表示 状态转换的条件，从而得到的状态转换示意图。 EXIT EXIT
数字电子技术 第五章 时序逻辑电路资料
② D将当3以端9脚置等L入待D接的输低数入电据的平为数“起据0点置”，入时开计，始数计计器数数。器。计置正数数常器，计置将数入3～时数6，据脚9后D脚L0，～D 应接高电平“1”。
③ 7脚CTP、10脚CTT全接高电平“1”时，在CP的上升沿， 计位数，器CO进=行1。十六进制计数。当Q3～Q0全“1”时，产生进
1. 集成异步二进制计数器
图5.1所示演示电路中所用的74LS197是一个集成异步二进 制加计数器，其引脚排列和逻辑符号如图5.3（a）、（b） 所示。
（a） 引脚排列
（b） 逻辑符号
图5.3 集成异步二进制计数器74LS197
74LS197的14个引脚中：13脚CR是异步清零端；1脚CT/ LD 是计数和置数控制端，低电平“0”时置数，高电平“1”时 计数；8脚CP0、6脚CP1是2个时钟脉冲输入端，采用下降沿 触发；11、3、10、4脚D3～D0是并行输入数据端；12、2、 9、5脚Q3～Q0是计数器输出端；14脚为供电电源端，7脚为 接地端。
③ C只P从1加1入4脚计C数P0脉加冲入时计，数实脉现冲五时进，制实计现数二。进制计数；只从1脚 ④ 十实从进现145制脚42计C1P码数0加十；入进从计制1脚数计C脉数P冲1器加、。入将计Q数0接脉到冲1、脚将CPQ13，接实到现1脚84C2P1码0，
2. 集成同步十进制可逆计数器74LS192
图5.1 计数器演示电路
图5.2 S断开，来第2个CP时观察到的现象
5.1.2 计数器的基本功能与分类
1. 计数器的基本功能
如果将演示过程中的开关S闭合看作是“0”、断开看 作
是“1”，用替换S；将发光二极管“亮”看作是“1”、 “亮”
看作是“0”，用Qn替换对应的发光二极管；则表5.1可 转换为计数器状态转换表，如表5.2所示。
③ 7脚CTP、10脚CTT全接高电平“1”时，在CP的上升沿， 计位数，器CO进=行1。十六进制计数。当Q3～Q0全“1”时，产生进
1. 集成异步二进制计数器
图5.1所示演示电路中所用的74LS197是一个集成异步二进 制加计数器，其引脚排列和逻辑符号如图5.3（a）、（b） 所示。
（a） 引脚排列
（b） 逻辑符号
图5.3 集成异步二进制计数器74LS197
74LS197的14个引脚中：13脚CR是异步清零端；1脚CT/ LD 是计数和置数控制端，低电平“0”时置数，高电平“1”时 计数；8脚CP0、6脚CP1是2个时钟脉冲输入端，采用下降沿 触发；11、3、10、4脚D3～D0是并行输入数据端；12、2、 9、5脚Q3～Q0是计数器输出端；14脚为供电电源端，7脚为 接地端。
③ C只P从1加1入4脚计C数P0脉加冲入时计，数实脉现冲五时进，制实计现数二。进制计数；只从1脚 ④ 十实从进现145制脚42计C1P码数0加十；入进从计制1脚数计C脉数P冲1器加、。入将计Q数0接脉到冲1、脚将CPQ13，接实到现1脚84C2P1码0，
2. 集成同步十进制可逆计数器74LS192
图5.1 计数器演示电路
图5.2 S断开，来第2个CP时观察到的现象
5.1.2 计数器的基本功能与分类
1. 计数器的基本功能
如果将演示过程中的开关S闭合看作是“0”、断开看 作
是“1”，用替换S；将发光二极管“亮”看作是“1”、 “亮”
看作是“0”，用Qn替换对应的发光二极管；则表5.1可 转换为计数器状态转换表，如表5.2所示。
数字电子技术基础-第五章--时序逻辑电路
（2）根据设计要求做约定，设
定状态，画出原始状态图。
5个状态至少需要3个触发器来实现，3个触发器的状态分 别用Q2Q1Q0来表示。5进制计数器应该有5个不同的状态， 至于是哪5个状态，则可由设计者自行决定。题目中要求 是“加”计数器，“加”的含义在例5-1中已经有介绍。 所以可以选择状态Q2Q1Q0为000、001、010、011、100、 000循环。可以这样约定每个状态的含义：状态000表示 计数器已经收到第1个CP脉冲，此时输出Y为0；状态001 表示计数器已经收到第2个CP脉冲，此时输出Y为0；状态 010表示计数器已经收到第3个CP脉冲，此时输出Y为0； 状态011表示计数器已经收到第4个CP脉冲，此时输出Y为 0；状态100表示计数器已经收到第5个CP脉冲，此时输出 Y为1，得到状态图如图所示。
3个周期长的输入信号（序列长度为3的输入序列）的历史有8种可能， 即输入序列可以是000、001、010、011、100、101、110、111。
从电路上电作为0时刻，依时间顺序设计电路的状 态。因此状态设计如下：0时刻时电路的状态作为 初始状态a，输入1个0（输入序列为0）用状态b 表示；输入1个1（输入序列为1）用状态c表示； 先输入1个0、再输入1个0（输入序列为00）用状 态d表示；先输入1个0、再输入1个1（输入序列 为01）用状态e表示；先输入1个1、再输入1个0 （输入序列为10）用状态f表示；先输入1个、再 输入1个1（输入序列为11）用状态g表示。因此 电路共需7个状态。通过后面的分析会看到7个状 态中有多余的。
加法运算
时序电路实现：
串行加法器：面积小，速度慢
组合电路实现：
并行加法器：面积大，速度快
组合逻辑电路实现加法运算
串行进位加法器
《数字电子技术》电子教案 第5章 时序逻辑电路
5.1 时序逻辑电路的分析方法 5.1.1 同步时序逻辑电路的分析方法
同步时序逻辑电路的分析是已知同步时序逻辑电路的逻辑 图，找出其逻辑功能。 分析步骤： 1.写驱动方程； 2.写状态方程； 3.写输出方程。
[例5-1]试分析图5-2所示时序逻辑电路的逻辑功能， 要求①写出驱动方程、状态方程和输出方程；②列 出状态转换表；③画出状态转换图；④画出时序 图；⑤判断电路能否自启动？
解：该电路为1个摩尔型同步时序逻辑电路。 写驱动方程：
写状态方程：
写输出方程：
列出状态转换表：
画出状态转换图：
画时序图：
该电路能够自启动。
5.1.2 异步时序逻辑电路的分析方法
异步时序电路的分析步骤： ① 写时钟方程； ② 写驱动方程； ③ 写状态方程； ④ 写输出方程。
[例5-2]试分析图示时序逻辑电路的逻辑功能，列出状态转换 表，并画出状态转换图。
3．任意进制计数器的实现 进制计数器实现为 进制计数器的方法有两种：复位法 和置位法。 复位法的原理示意图：
[例5-3]试用复位法将同步十进制加法计数器74LS160接成五 进制计数器。 解：
置位法的原理：从电路的任意状态 开始，计数器接受计 数脉冲，接受到第M-1个脉冲时，电路进入 状态， 用电路的 状态发出一个置位信号，将电路预置成状态 即可，置位法的接法并不唯一。 [例5-4]试用置位法将同步十进制加法计数器74LS160接成五 进制计数器。 解：
解：图5-7所示电路为1个异步摩尔型时序逻辑电路。换表：
画状态转换图：
5.2 若干常用的时序逻辑电路 5.2.1寄存器
1. 基本寄存器
图5-2 双2位寄存器74LS75的逻辑图
图5-2所示为双2位寄存器74LS75的逻辑图。当 = 1时， 送到数据输入端的数据被存入寄存器，当 =0时，存入 寄存器的数据将保持不变。
(数字电子技术)第5章时序逻辑电路
寄存器
01
寄存器是时序逻辑电路中的存储 单元，用于存储二进制数据。
02
寄存器由多个触发器组成，可以 存储多位二进制数据。
寄存器在时钟信号的驱动下，将 输入数据存储到寄存器中，并在 下一个时钟周期将数据输出。
03
常见的寄存器有4位、8位、16位 等。
04
计数器
01
02
ห้องสมุดไป่ตู้03
04
计数器是时序逻辑电路 中的计数单元，用于对 时钟信号进行计数。
特点
时序逻辑电路具有存储功能，能够保 存之前的状态信息，并在输入发生变 化时更新状态。
时序逻辑电路的分类
同步时序电路
同步时序电路的各个触发器由同一时钟信号控制，在每个时钟周期内，触发器 的状态更新同时发生。
异步时序电路
异步时序电路的各个触发器由各自独立的时钟信号控制，触发器的状态更新不 同步。
时序逻辑电路的应用
详细描述
异步设计法与同步设计法不同，它不依赖于时钟信号的控制，电路的各个部分按照自己的状态进行操 作。这种方法具有较低的功耗和较高的性能，但设计难度较大，需要仔细考虑电路的状态和操作顺序 。
状态图设计法
总结词
状态图设计法是一种基于状态转移图的设计方法，通过状态转移图来描述电路的状态和状态之间的转移关系。
现资源共享，降低成本。
流水线设计
将时序逻辑电路划分为多个级 ，每一级都完成一定的功能， 以提高电路的工作频率。
状态压缩
通过减少状态变量的数量，降 低电路的复杂度，提高可靠性 和稳定性。
冗余设计
在关键路径上增加冗余的触发 器和逻辑门，以提高电路的可
靠性。
时序逻辑电路的可靠性设计
容错设计
数字电子技术第五章时序逻辑电路5计数器芯片-精选文档50页
第五节 常用中规模计数器芯片及应用
一、常用中规模计数器芯片
（一）4位二进制同步加法计数器芯片74X161
引脚分布
逻辑符号
带引脚名的逻辑符号
内部逻辑电路图 简化符号
74X161的功能表
清零 预置数 使 能 CR LD ET EP
0
× ××
1
0
××
1
1
0×
1
1
×0
1
1
11
时钟 CP × ↑ × × ↑
十进制 “加” 计数器
同步（低电平有效） 同步（低电平有效）
4 位二进制“加” 计数器 同步（低电平有效） 同步（低电平有效）
单时钟可逆十进制计数器
无
异步（低电平有效）
单时钟可逆 4 位二进制计数器
无
异步（低电平有效）
双时钟可逆十进制计数器 异步（高电平有效） 异步（低电平有效）
双时钟可逆 4 位二进制计数器 异步（高电平有效） 异步（低电平有效）
（五）组成脉冲分配器Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
脉冲分配器是Y数7 Y6字Y5系Y4 Y统3 Y中2 Y1定Y0 时部件的组成部分，它
在时钟脉冲作用下，顺7序413地8 使每个输出1端输出Q3Q节2Q1拍Q0脉冲，
用以协调系统各部G分1 G2的AG2工B 作A2 A1 A0
RCO 74161
预置数据输入 D3 D2 D1 D0
输出 Q3 Q2 Q1 Q0
×××× 0 0 0 0
D CB A D CB A
××××
保持
××××
保持
××××
计数
工作模式
异步清零 同步置数 数据保持 数据保持 加法计数
一、常用中规模计数器芯片
（一）4位二进制同步加法计数器芯片74X161
引脚分布
逻辑符号
带引脚名的逻辑符号
内部逻辑电路图 简化符号
74X161的功能表
清零 预置数 使 能 CR LD ET EP
0
× ××
1
0
××
1
1
0×
1
1
×0
1
1
11
时钟 CP × ↑ × × ↑
十进制 “加” 计数器
同步（低电平有效） 同步（低电平有效）
4 位二进制“加” 计数器 同步（低电平有效） 同步（低电平有效）
单时钟可逆十进制计数器
无
异步（低电平有效）
单时钟可逆 4 位二进制计数器
无
异步（低电平有效）
双时钟可逆十进制计数器 异步（高电平有效） 异步（低电平有效）
双时钟可逆 4 位二进制计数器 异步（高电平有效） 异步（低电平有效）
（五）组成脉冲分配器Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
脉冲分配器是Y数7 Y6字Y5系Y4 Y统3 Y中2 Y1定Y0 时部件的组成部分，它
在时钟脉冲作用下，顺7序413地8 使每个输出1端输出Q3Q节2Q1拍Q0脉冲，
用以协调系统各部G分1 G2的AG2工B 作A2 A1 A0
RCO 74161
预置数据输入 D3 D2 D1 D0
输出 Q3 Q2 Q1 Q0
×××× 0 0 0 0
D CB A D CB A
××××
保持
××××
保持
××××
计数
工作模式
异步清零 同步置数 数据保持 数据保持 加法计数
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（一）计数器容量扩展 1.同步级联方式
两片74X161同步级联组成8位二进制加法计数器的逻辑电路图
2.异步级联方式
（1）两片74X161异步级 联构成256进制计数器
时序图
（2）两片74X193异步级联构成256进制计数器
时序图
（3）两片74X290异步级联构成100进制计数器
时序图
用以协调系统各部G分1 G2的AG2B工作A2 A1 A0
RCO 74161
ET 1 EP
∧
1 00
RD LD D3 D2 D1 D0 CP
CP
1
CP Q0 Q1 Q2 Y0 Y1 Y2
Y3 Y4 Y5 Y6 Y7
二-五-十进制“加” 计数器 异步（高电平有效） 异步（高电平有效）
无
二-五-十进制“加” 计数器 异步（高电平有效） 预置 9，异步（高电平有效）
二-六-十二进制“加” 计数器 异步（高电平有效）
无
二-八-十六进制“加” 计数器 异步（高电平有效）
（三）组成分频器
例 某石英晶体振荡器输出脉冲信号的频率为32768Hz，用 74161组成分频器，将其分频为频率为1Hz的脉冲信号。
解： 因为32768=215，经15级二分频，就可获得频率为1Hz的脉
冲信号。因此将四片74161级联，从高位片（4）的Q2输出即可。 f =1 Hz
∧ ∧ ∧ ∧
Q3Q 2 Q1Q 0
RCO 74161(4)
ET EP
RD LD D3 D2 D1 D0 CP
11
Q3Q 2 Q1Q 0
RCO 74161(3)
ET EP
RD LD D3 D2 D1 D0 CP
11
Q3Q 2 Q1Q 0
RCO 74161(2)
ET EP
RD LD D3 D2 D1 D0 CP
11
Q3Q 2 Q1Q 0
用计数器辅以数据选择器可以方便地构成各种序列发生器。
构成的方法如下：
第一步 构成一个模P计数器；
第二步 选择适当的数据选择器，把欲产生的序列按规定的 顺序加在数据选择器的数据输入端，把地址输入端与计数器 的输出端适当地连接在一起。
例 试用计数器74161和数据选择器设计一个01100011序 列发生器。
Q3Q2Q1Q0
0011
0100
0101
0110
1001
1000
0111
LD Q0n Q3n Q0nQ3n
时序图
完整状态转换图
用RCO端来实现
（2）异步反馈置数法
例5-16 用集成计数器74X193和必要的门电路组成10进制计 数器，要求用反馈置数法实现。
逻辑电路图
计数脉冲 1
1
1 1 × 0 × × × × × 保 持 数据保持
1 1 1 1 ↑ × × × × 十进制计数 加法计数
（六）二-五-十进制异步加法计数器74X290
74X290内部逻辑电路图
二进制状态图
74X290的功能表
五进制状态图
8421码十进制逻辑电路图
5421码十进制逻辑电路图
几种集成计数器的比较
第五节 常用中规模计数器芯片及应用
一、常用中规模计数器芯片
（一）4位二进制同步加法计数器芯片74X161
引脚分布
逻辑符号
带引脚名的逻辑符号
内部逻辑电路图 简化符号
74X161的功能表
清零 预置数 使 能 CR LD ET EP
0
× ××
1
0
××
1
1
0×
1
1
×0
1
1
11
时钟 CP × ↑ × × ↑
预置数据输入 D3 D2 D1 D0
输出 Q3 Q2 Q1 Q0
×××× 0 0 0 0
D CB A D CB A
××××
保持
××××
保持
××××
计数
工作模式
异步清零 同步置数 数据保持 数据保持 加法计数
异步清零，同步置数
（二）4位二进制同步加法计数器芯片 74X163
引脚分布
同步清零
逻辑符号
十进制 “加” 计数器
同步（低电平有效） 同步（低电平有效）
4 位二进制“加” 计数器 同步（低电平有效） 同步（低电平有效）
单时钟可逆十进制计数器
无
异步（低电平有效）
单时钟可逆 4 位二进制计数器
无
异步（低电平有效）
双时钟可逆十进制计数器 异步（高电平有效） 异步（低电平有效）
双时钟可逆 4 位二进制计数器 异步（高电平有效） 异步（低电平有效）
CR Q1n Q2n Q1nQ2n
1 1 1 计数脉冲
&
时序图 完整状态转换图
2.反馈置数法—适用于有预置功能的集成计数器
（1）同步反馈置数法 例5-15 用集成计数器74X160和必要的门电路组成7进制计
数器，要求该电路的有效状态是 Q3Q2Q1Q 0按“加1”的顺序从0011 到1001循环变化。
联，然后再用反馈清零或反馈置数法构成M进制计器。
1.反馈清零法-适用于有清零输入端的集成计数器
（1）同步反馈清零法 例5-13 用集成计数器74X163和必要的门电路组成6进
制计数器，要求使用反馈清零法。
CR Q0n Q2n Q0nQ2n
时序图
1.反馈清零法
（2）异步反馈清零法
例5-14 用集成计数器74X161和必要的门电路构成6进 制计数器，要求使用反馈清零法。
解：由于序列长度P=8，故将74161构成模8计数器，并选用 数据选择器74151产生所需序列，从而得电路如图所示。
（五）组成脉冲分配器Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
脉冲分配器是Y数7 Y6字Y5 系Y4 Y统3 Y中2 Y1定Y0 时部件的组成部分，它
在时钟脉冲作用下，顺7序413地8 使每个输出1端输出Q3Q节2Q1拍Q0 脉冲，
1
&
0
0
完整的状态图
例5-17 用74X160组成48进制计数器。
整体反馈清零法
将高位片的Q2和低位片的Q3通过与非门接至两芯片的清零 端
大模分解法：
将M分解为多个因数相乘（每个因数小于
单片计数器的最大值），可先用n片计数器分
别组成模值为M1、M2、…、Mn的计数器，然后 再级联成M=M1M2…. Mn的计数器。
触发器的 CP之间的
关系
同步
异步
型号
74X160 74X161 74X162 74X163 74X190 74X191 74X192 74X193 74X290 74X293 74X90 74X92 74X93
计数模式
清零方式
预置数方式
十进制 “加” 计数器
异步（低电平有效） 同步（低电平有效）
4 位二进制“加” 计数器 异步（低电平有效） 同步（低电平有效）
带引脚名的逻辑符号
简化符号
（三）4位二进制同步可逆计数器芯片74 X 191
引脚分布
逻辑符号
带引脚名的逻辑符号
简化符号
74X191的功能表
没有清零，异步置数
（四）4位二进制同步可逆计数器芯片74X193
74X193的功能表
清零 预置
CR LD 1× 00 01 01 01
“加”计 “减”计 数时钟 数时钟
预置数据输入
CPU
CPD D3 D2 D1 D0
×
×
××××
×
× DCBA
1
1
××××
↑
1
××××
1
↑
××××
输出
Q3 Q2 Q1 Q0 0000 DCB
保A 持 计数 计数
工作模式
异步清零 异步置数 数据保持 加法计数 减法计数
异步清零，异步置数
（五）8421BCD码同步加法计数器74X160 芯片
（二）组成任意进制计数器
实际应用中，可以用现有的二进制或十进制计数 器，利用其清零端或预置数端，外加适当的门电路 连接而成。 方法有两种：1、反馈清零法
2、反馈置数法
用模N的计数器构成任意模值的M计数器 1.若M<N，只需一片N进制计数器，使计数器在N进制的计
数过程中，跳过N-M个状态即可。 2.若M>N，需要多片N进制计数器级联，同步级联或异步级
RCO 74161(1)
ET EP
1
RD LD D3 D2 D1 D0 CP
11
f=32768Hz
（四）组成序列信号发生器
序列信号——在时钟脉冲作用下产生的一串周期性的二进制信号。
例：用74161及门电路构成序列信号发生器。
其中74161与G1构成了一个模5计数器。
由于
因此，这是一个01010序列信号发生器，序列长度P=5。
74X160的功能 表
清零 预置数 使能 时钟 预置数据输入
输出
工作模式
CR LD ET EP CP D3 D2 D1 D0 Q3 Q2 Q1 Q0
0 × × × × × × × × 0 0 0 0 异步清零
1 0 × × ↑ D C B A D C B A 同步置数
1 1 0 × × × × × × 保 持 数据保持
无
二、集成计数器的应用
*（一）计数器容量扩展 *（二）组成任意进制计数器 （三）组成分频器 （四）组成序列信号发生器 （五）组成顺序脉冲发生器
（一）计数器容量扩展
将多个计数器进行级联，就可以扩大计数范围。 如：m个模N计数器级联，可以实现Nm的计数 器。
计数器级联的方式有两种： 1、级间串联进位方式—异步级联方式 2、级间并联进位方式—同步级联方式