SOC_encounter使用说明

上述设置如下图所示：
具体的电源条 参数值需根据 设计特点如功 耗值，设计面 积等信息进行 设定。
设置完成后，8条垂直电源条如下分布：
上述若发现存在Stripes未连接上，则点击菜单栏Route Special Route, 只选择‘Stripes(unconnected)‟选项，如下 图：
2011.01.09
概要
在本篇ppt中，主要以一个32位的流水线加法 器设计为例，介绍SOC Encounter V7.1版本 自动布局布线工具的主要使用方法及步骤。
目录
以加法器为例，将综合后的结果导入SOC Encounter, 生成 GDSII版图分为以下几个步骤:




根据设计特点不同，这些选 项可灵活调整。
• 点击‘Attribute‟键，设置一些Net的属性，如下：

选中‘Net Type‟，选择‘Clock Nets‟， 即对时钟Nets的布线作一些 特殊设置。
Skip Antenna: 选择FALSE； Skip Rouing: 选择FALSE； Avoid Detour: 选择TRUE; SI Prevention: 选择TRUE; SI Post Route Fix: 选择 TRUE; Weight: 10; Spacing: 1。设置如下，然后点击‘OK‟。
（5）给’Advanced‘中SI Analysis项填入如下噪声库.cdB文件：

上述各项填好后，点‟save‟将此次的设置保存成.conf文件，然后 点击’OK„键即可导入设计，如下图：
Floorplan
点击菜单栏Floorplan Specify Floorplan,如下：
• 指定Core/Die的面积或者Core的利用率，如本例中指定了Die的 宽高分别为3200，3200um。具体的大小值可通过预估，试验几 次等方法进行估算。 • 指定Core到IO/Die边界的距离，以给电源环留下足够的空间，本 例中设定Core到IO边界上下左右的距离都为100um。如下图：
• “Connect”项改为’Tie High„,其余不变，同上，点击“Add to list”。
• “Connect”项改为’Net Basename„:VDD, 其余不变，同上， 点击“Add to list”。

同理，对VSS同样如此操作，只需将‟Tie High‟改为’Tie Low„即可，操作完如下：

生成时钟树后，形成的版图如下：（本例中由于设计非常小，但是 pads 非常多，属于pad限制面积型，因此下图中的标准单元部分较 小，core相当稀疏。）
点击菜单栏Timing
Extract RC, 提取RC信息，如下图：
点击菜单栏Timing 图：
Optimize, 进行时钟树后时序优化，如下
Synthesizing Clock Trees
点击菜单栏Clock Design Clock, 开始生成时钟树，如下图：
•
点击‘Gen Spec‟，选择进行生成时钟树所用的Buffer的cell种 类，点击‘Add‟,加入右边‘Selected Cells‟栏，如下图所示，然 后点击‘OK‟即可。
点击菜单栏Route
Trial Route，进行预布线，如下：
预布线完成后，设计如右图：
点击菜单栏Timing
Extract RC, 提取RC信息，如下图：
点击菜单栏Timing 图：
Optimize, 进行时钟树前时序优化，如下
Design Stage: 选择‘Pre-CTS’项。 Optimization Type： 选择右图所示项。
电源环的 具体参数 需根据设 计特点设 定。
•
“Advanced” 选项中’Wire Group„选择：’Use wire group„, „Interleaving‟, Number of bits: 本例中设为2， 即将电源地环分为 互相交叉的2条，具体形式可根据需要调节。如下图：
上述设置完成后，点击‟OK‟，电源环生成如下图：

查看显示的优化后的时序结果，若存在setup时间违规，则再进行 优化，直到结果基本不再变好。如下图存在setup的违规：
点击菜单栏Place Tie Hi/Lo High/Low 单元，如下图：
Add，即在设计中加入 Tie
• 点击‘Select’选择加入的Cell名，选择TIEHI 和TIELO二种单元，如下图， 然后点击‘OK’即可。
主要包含四个参数： 1.纵向电源条线的宽度： min：一般取垂直布线间距（pitch）的整数倍 max：一般不超过最小2输入NAND门宽度的4倍 （SMIC0.18中为1.98um） 2.纵向电源条线的间距：一般100~200um 3.横向电源条线的宽度： 一般是标准单元高度的整数倍，1倍或2倍 （ SMIC0.18中为5.04um ） 4.横向电源条线的间距：一般100~200um
点击菜单栏Floorplan Connect Global Nets，该步骤主要 是实现全局Nets的连接，如电源，地线。
• “Connect”项选择’Pin„, Pin Name: VDD; “Scope”项选 择’Apply All„; To Global Net: VDD。选择好后点击“Add to list”。
若设计存在Block，则 需要连接Block pins。
点击‘OK‟后，生成的版图如下：

点击菜单栏Power Power Planning Add Stripes, 即在设计中加入电源条Stripes, 以防止整个版图中电压降过高。如 下图：
电源条线（power stripes）的确定：
最后点击“Apply”,将如上设置应用。
Power Planning and Routing
点击菜单栏Power 下图： Power Planning Add Rings, 如
•
‟Ring Configuration„ 选项设置电源地环所用的金属层及其宽度、间距信息。 如上图，本例中环的上下左右部分分别采用Metal6, Metal6, Metal5, Metal5。因为考虑到高层金属的电阻较小，电源环通常采用较高层金属，以尽 量减小电压降。 金属宽度Width: 都设为10um; 间距Spacing；点 击 ’update„以更新; offset: 设电源金属环位于pad和core的中间，即 选’Center in channel„项，如下图：
综合后的网表netlist.v。 综合后的约束文件netlist.sdc，注意需要将该文件中的端口名都改 为其对应的pad端口名。
在综合后的网表netlist.v基础上，写一个包含pad的顶层文件 top.v。该文件中定义了所有的pad端口，将包含pad端口模块作为 顶层模块，调用原设计顶层模块add_16_2。 定义各个pads在设计中具体位置的文件pad.io。
顶层modulemaxmintyp三种角条件下的时序库包括标准单元和io单元两个库文件lef库包括标准单元io单元天线三个库文件修改过后的综合后约束文件netlistsdcpad位置文件padio包含pad的设计顶层文件topv给advanced中gds项加入文件
SOC Encounter使用说明
Version 7.1
其中，点击‘Help’，文档中有各项设置的具体意义说明。

选中‘Net Type‟，选择‘Critical Nets‟， 即关键Nets的布线作一些 特殊设置。
Weight: 5，其余设置同上述Clock Nets的设置。设置如下，然后点击‘OK‟。
Import design 1. 运行“encounter”命令启动软件SOC Encounter。
如图：
2.
菜单栏Design
Import Design, 打开后如下：
3. 点‘load‟键选中之前保存的设置文件V1_X.conf，各项按上次保 存的路径加入相应的文件，加完后如下图：
4. 不同于3，或者直接给各项加入文件，具体如下： (1) 给’Basic’各项加入具体设计: 包含pad的设计顶
Design Stage: 选择‘Post-CTS’项。 Optimization Type： 选择右图所示项。

查看显示的优化后的时序结果，若存在违规，则再进行优化，直到 结果已大体不再变好。本例中结果如下：
如图，即存在Setup时间 的违规（负值）。
Route
点击菜单栏Route 如下图： NanoRoute Route，进行最终的布线，
Data Preparation Import design Floorplan Power Planning and Routing Place Synthesizing Clock Trees Route Export design
Data Preparation

以一32位流水线加法器设计为例，需要的文件包括：
然后点击‘OK’，自动连接 可能存在的未连接上的 Stripes。
Place
点击菜单栏Place 如下图： Standard Cells, 开始标准单元的布局，

其中，将Number of Threads，即允许的同时运行的CPU个数设为4， 根据需要及实际硬件资源情况进行设置。
点击‘OK‟后运行，版图结果如下：
以上文件包含在文件夹Encounter_Calibre_ppt/ Encounter中。
0.18um库文件：时序库，LEF物理库，GDS文件，RC提取的电容 表，噪声cdB库。
以上库均包含在服务器81或82 /home/lib/SMIC_0.18um_Logic_Lib路径下，下章导入设 计将具体介绍文件和库的具体导入。
GDS库文件，包 含标准单元和数 模IO单元3个文件
注：若设计中含有IP核，在设置时除上述要求外， 还应添加相应IP核的LEF文件和GDS文件。
(3) 给’Advanced’中’Power’项填入电源/地的变量名：
填入电源/地 变量名
（4）给’Advanced’中RC Extraction选项填入如下文件：
在原来默认设置基础上，作如下设置： •
•
‘Routing Phase‟选项中，选中‘Optimize Via‟, „Optimize Wire‟选项。
‘Concurrent Routing Features‟选项中，选中‘Insert Diodes‟, Diode Cell Name: ANTENNA，即布线时插入名为ANTENNA的二极管以修复天线效应; 选中‘Timing Driving‟项， Effort: 向右拉到最大，即采用时序驱动的方式布线； 选中‘SI Driven‟项，即选择了SI驱动方式，在布线时避免信号完整性问题；选中 ‘Litho Driven‟项，即选择了光刻驱动方式，布线时考虑了光刻问题，设置如下图 所示：
层文件 top.v 顶层module 名 Max, Min, Typ三种角 条件下的时 序库，包括 标准单元和 IO单元两个 库文件 Pad位置 文件 pad.io
LEF库，包括 标准单元，IO 单元，天线三 个库文件
修改过后的 综合后约束 文件 netlist.sdc
(2) 给‘Advanced’中’GDS‘项加入文件:
若设计中含IP核， 有时需为IP核单独 设置电源环
点击菜单栏Route Special Route, 即连接一些特殊的连线， 如电源环与对应的电源pad, 标准单元的电源地线等。如下图：
•
‘Route‟选项中，选择‘Pad pins‟, „Standard cell pins‟选 项，即连接电源环与对应的电源pad，标准单元的电源地线，设置如 下图：
• 本例中设置为：„Set Configuration‟选项中，Direction: Vertical,即垂直方向; Layer: 选择与垂直的电源环同层金属，即 METAL5; Width:设为7.84um，实际根据设计的功耗大小，以及 电压降情况的需要来设定其宽度与所需的条数。 • ’Set Pattern„选项中，选择’Number of sets„: 设为8，即设 定电源条的条数为8。 • ‘First/Last Stripe‟选项中，X from left/right: 都设为 300um，考虑到Die的宽度为3200um, 8条Stripes的分布情况。