阎石《数字电子技术基础》(第6版)配套题库-章节题库(第6~8章)【圣才出品】
阎石《数字电子技术基础》(第6版)考研真题精选-第6章 时序逻辑电路【圣才出品】
第6章时序逻辑电路一、选择题1．下列逻辑电路中哪个是时序逻辑电路：（）。
[江苏大学2016研]A．二进制译码器B．二进制加法器C．移位寄存器D．数据选择器【答案】C【解析】ABD三项都属于组合逻辑电路，C项移位寄存器是由触发器组成的，具有存储功能，它属于时序逻辑电路。
2．同步时序电路和异步时序电路比较，其差异在于后者（）。
[重庆大学2015研] A．没有触发器B．没有统一的时钟控制C．没有稳定状态D．输出只与内部状态有关【答案】B【解析】A项是组合逻辑电路和时序逻辑电路的区别；C项是无稳态电路与稳态电路的区别；D项是米勒型电路和摩尔型电路的区别。
3．对于状态表6-1，下列说法正确的是：（）。
[北京邮电大学2015研]表6-1A．状态A和B肯定等价B．状态D和E肯定等价C．状态A和C肯定等价D．状态B和F肯定等价【答案】B【解析】根据状态表6-1可知，状态D和E在输入0后，次态都为自身且输出Z＝0，而在输入1后，次态都变为C且输出Z＝0。
所以，可以视为两者状态等价，同样的分析方法用于A、C、D三项，可以发现这三个选项是错误的。
二、填空题1．时序电路中“等价状态”是______，在实际应用中起______作用。
[重庆大学2014研]【答案】相同的输入下，输出相同且次态也相同；化简【解析】状态等价是指在相同的输入变量条件下，次态相同且输出也相同，等价的状态主要用于化简状态转换表，也就是减少电路的状态数量，可以优化构成相应电路的硬件结构。
2．一个模值为6的计数器，状态转移图如图6-1所示，若初始状态为000，则经过100个CP脉冲后，其状态为______。
[北京邮电大学2015研]图6-1【答案】110【解析】每经过一个CP脉冲，计数器的状态按照顺序变化一次，100/6＝16···4，所以经过了100CP脉冲后，计数器循环了16个完整计数周期，然后又进行了4次状态变化，所以此时状态为110。
阎石《数字电子技术基础》(第6版)章节题库-第2章 逻辑代数基础【圣才出品】
第2章逻辑代数基础一、选择题1．与ABC＋ABC______函数式功能相等的函数表达式是（）。
A．ABCB．AC．ABC______D．ABC＋BC______【答案】B【解析】利用换元法令D＝BC，ABC＋ABC______＝AD＋AD＿＝A，即ABC＋ABC______＝A（BC ＋BC______）＝A。
2．逻辑函数F＝A⊕（B⊕A）＝（）。
A．BB．AC．A⊕BD．A＿⊙B【答案】A【解析】F＝A⊕（B⊕A）＝A⊕B⊕A＝A⊕A⊕B＝0⊕B＝B3．某一逻辑函数真值表确定后，下面描述该函数逻辑功能的表达式中，具有唯一性的是（）。
A．该逻辑函数的积之和标准型B．该逻辑函数的最简与或式C．该逻辑函数的最简或与式D．该逻辑函数的和之积式【答案】A【解析】逻辑函数的积之和标准型是最小项之和，具有唯一性，而且和之积式标准型也是唯一的，但是一般的和之积与或与式相同，最简或与式与最简与或式都不具有唯一性，这与卡诺图的画法有关系。
4．下列哪一项为逻辑项ABC＿D的相邻项（）。
A．ABCDB．A＿BCDC．ABC＿D______D．ABCD【答案】A【解析】两个相邻项直接只有1位不同，故选A。
5．逻辑函数F1、F2、F3的卡诺图如图2-1所示，他们之间的逻辑关系是（）。
A．F3＝F1·F2B．F3＝F1＋F2C．F2＝F1·F3D．F2＝F1＋F3（a）F1的卡诺图（b）F2的卡诺图（c）F3的卡诺图图2-1 F1、F2、F3的卡诺图【答案】B【解析】根据卡诺图，可以看出，F3是F1F2的并集，而逻辑函数的加法运算就是并集的作用，交集与乘法相对应。
6．下列几种说法中错误的是（）。
A．任何逻辑函数都可以用卡诺图表示。
B．逻辑函数的卡诺图是唯一的。
C．同一个卡诺图化简结果可能不是唯一的。
D．卡诺图中1的个数和0的个数相同。
【答案】D【解析】卡诺图中0和1的个数是根据逻辑函数的表达式得到的，两者不一定相等，当有约束条件的时候，1和0的个数可能是变化的。
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码运算结果仍是补码，要读出真值应再求补一次变成原码，才能得到正确的真值。
取反
＋１
－７＋５＝－２ －７＝１０１１１→ １１０００→ １１００１
取反
＋１
１１１１０→１０００１→ １００１０
１１００１
＋００１０１
１１１１０
０１１１ ７
＋ ０１１１ ７
１１１０
两个正数相加得负数，结果显然是错误的，其原因是三位数最大可表 示为 ７，而 １４已超过表示的
进制数。
３．二 ———十六进制、八进制之间的转换
①二进制转换成十六进制：
因为 １６进制的基数 １６＝２４，所以，可将四位二进制数表示一位 １６进制数。将二进制数整数部
分低位起四位一组不足四位前面加 ０；小数部分高位起四位一组不足四位后面加 ０。然后分别用对应
１６进制数表示。
常用的有：有权码和无权码
二、反码
反码是为了在求补码时不做减法运算。二进制的反码求法是：正数的反码与原码相同，负数的原 码除了符号位外的数值部分按位取反，即“１”改为“０”，“０”改为“０”，
三、补码：
正数的补码和原码相同，负数的补码是符号位为“１”，数值位按位取反加“１”，即“反码加 １”当做 二进制减法时，可利用补码将减法运算转换成加法运算。
注：如讲义内容与视频内容相出入，请以视频内容为准。给你带来的不 便我们深表歉意。
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第 １讲 数值与编码
考点：
１．数制间的转换。 ２．常用编码。
题型：
１．填空题 ２．选择题
（一）十进制
十进制采用 ０，１，２，３，４，５，６，７，８，９十个数码，其进位的规则是“逢十进一”。 ４５８７．２９＝４１０３ ＋５１０２ ＋８１０１ ＋７１００ ＋２１０ １ ＋９１０ ２
阎石《数字电子技术基础》(第6版)配套题库-章节题库(第1~3章)【圣才出品】
第二部分章节题库第1章数制和码制一、选择题1．反码是（1011101）反对应的十进制数是（）。
A．－29B．－34C．－16D．22【答案】B【解析】反码与原码的对应关系是：符号位（最高位）不变，其他位取反，该反码对应的原码为－（100010）2＝－34。
2．（10010111.0110）8421BCD对应的十进制数是（）。
A．（97.3）10B．（86.4）10C．（97.6）10D．（56.3）10【答案】C【解析】8421码制是4位对应一位十进制码，1001对应9；0111对应7；0110对应6。
3．十进制数（－6）10的补码是（）。
（连符号位在内取6位）A．（111001）2B．（110011）2C．（110100）2D．（111010）2【答案】D【解析】－6的原码为100110，反码为111001，补码为111010，最高位1为符号位。
4．下列编码中哪一个是BCD5421码：（）。
A．0000、0001、0010、0011、0100、1000，1001、1010、1011、1100B．0000、0001、0010、0011、0100、0101，0110、0111、1000、1001C．0000，0001、0010、0011、0100、0101，0110、0111，1110、1111D．0011、0100、0101、0110、0111、1000、1001、1010、1011、1100【答案】A【解析】5421码的特点是四位对应十进制的一位，首位对应的是5，每逢4再加1，有一个进位，再从末位开始加1；B是8421BCD码，D是余三码。
5．下列几种说法中与BCD码的性质不符的是（）。
A．一组四位二进制数组成的码只能表示一位十进制数；B．BCD码是一种人为选定的0～9十个数字的代码；C．BCD码是一组四位二进制数，能表示十六以内的任何一个十进制数；D．BCD码有多种。
【答案】C【解析】BCD码只能表示一个十位数，其他数的组合表示的数实际上是无效的，10～16一定不可能被一个四位的BCD码表示出来。
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阎石《数字电子技术基础》（第6版）配套题库【考研真题精选＋章节题库】目录第一部分 考研真题精选 第1章 数制和码制 第2章 逻辑代数基础 第3章 门电路 第4章 组合逻辑电路 第5章 半导体存储器 第6章 时序逻辑电路 第7章 脉冲波形的产生和整形电路 第8章 数-模和模-数转换第二部分 章节题库 第1章 数制和码制 第2章 逻辑代数基础 第3章 门电路 第4章 组合逻辑电路 第5章 半导体存储器 第6章 时序逻辑电路 第7章 脉冲波形的产生和整形电路 第8章 数-模和模-数转换弘博学习网————各类考试资料全收录内容简介本书是阎石《数字电子技术基础》（第6版）教材的配套题库，主要包括以下内容：第一部分为考研真题精选。
本部分精选了重点高校（如中国科学技术大学、北京邮电大学、中山大学、山东大学、电子科技大学、重庆大学、中国海洋大学等）的经典考研真题，并提供了详解。
通过本部分练习，可以熟悉考研真题的命题风格和难易程度。
第二部分为章节题库。
结合国内多所知名院校的考研真题和考查重点，根据该教材的章目进行编排，精选典型习题并提供详细答案解析，供考生强化练习。
弘博学习网————各类考试资料全收录第一部分 考研真题精选第1章 数制和码制一、选择题（多选）在以下代码中，是无权码的有（ ）。
[北京邮电大学2015研]A．8421BCD码B．5421BCD码C．余三码D．格雷码【答案】CD查看答案【解析】编码可分为有权码和无权码，两者的区别在于每一位是否有权值。
有权码的每一位都有具体的权值，常见的有8421BCD 码、5421BCD码等；无权码的每一位不具有权值，整个代码仅代表一个数值。
二、填空题1（10100011.11）2＝（______）10＝（______）8421BCD。
[电子科技大学2009研]【答案】163.75；000101100011.01110101查看答案【解析】二进制转换为十进制时，按公式D＝∑k i×2i求和即可，再由十进制数的每位数对应写出8421BCD码。
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１．（１１０１１０１）Ｂ ＝（ ）Ｄ ＝（ ）Ｈ ２．下列四个数中与十进制数（１６３）Ｄ不相等的数是（ ）
Ａ．（Ａ３）Ｈ Ｃ．（０００１０１１０００１１）８４２１ＢＣＤ 【２００５年—华南理工】
Ｂ．（１０１０００１１）Ｂ Ｄ．（４４３）Ｏ
计算下列各式
１．求与（１ＣＥ８）１６等值的 １０进制数 ２．求与（４３６）８等值的 ８４２１ＢＣＤ码
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第 １讲 数值与编码
考点：
１．数制间的转换。 ２．常用编码。
题型：
１．填空题 ２．选择题
（一）十进制
十进制采用 ０，１，２，３，４，５，６，７，８，９十个数码，其进位的规则是“逢十进一”。 ４５８７．２９＝４１０３ ＋５１０２ ＋８１０１ ＋７１００ ＋２１０ １ ＋９１０ ２
（二）二进制
二进制数的表示方法：二进制数只有 ０、１两个数码。用两个状态即可表示，容易实现。进位规律 是：“逢二进一”１０１０１．１０１＝１２４ ＋１２２ ＋１２０＋１２－１２－３＝２１．６２５
（三）八进制和十六进制
１．八进制 八进制数中有 ０，１，２，３，４，５，６，７，八个数码，进位规律“逢八进一”。 （７６．４）Ｏ ＝７×８１＋６ ×８０＋４×８－１＝６２．５ ２．十六进制 十六进制数中有 ０，１，２，３，４，５，６，７，８，９，Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ十六个数码，进位规律是“逢十六 进一”。 Ａ６．Ｃ ＝１０×１６１ ＋６×１６０ ＋１２×１６－１
有权码———即每位有固定的权值；
如：８４２１ＢＣＤ，５４２１ＢＣＤ，２４２１ＢＣＤ等；
无权码———即每位无固定的数值
阎石《数字电子技术基础》(第6版)章节题库-第1章 数制和码制【圣才出品】
第1章数制和码制一、选择题1．反码是（1011101）反对应的十进制数是（）。
A．－29B．－34C．－16D．22【答案】B【解析】反码与原码的对应关系是：符号位（最高位）不变，其他位取反，该反码对应的原码为－（100010）2＝－34。
2．（10010111.0110）8421BCD对应的十进制数是（）。
A．（97.3）10B．（86.4）10C．（97.6）10D．（56.3）10【答案】C【解析】8421码制是4位对应一位十进制码，1001对应9；0111对应7；0110对应6。
3．十进制数（－6）10的补码是（）。
（连符号位在内取6位）A．（111001）2B．（110011）2C．（110100）2D．（111010）2【答案】D【解析】－6的原码为100110，反码为111001，补码为111010，最高位1为符号位。
4．下列编码中哪一个是BCD5421码：（）。
A．0000、0001、0010、0011、0100、1000，1001、1010、1011、1100B．0000、0001、0010、0011、0100、0101，0110、0111、1000、1001C．0000，0001、0010、0011、0100、0101，0110、0111，1110、1111D．0011、0100、0101、0110、0111、1000、1001、1010、1011、1100【答案】A【解析】5421码的特点是四位对应十进制的一位，首位对应的是5，每逢4再加1，有一个进位，再从末位开始加1；B是8421BCD码，D是余三码。
5．下列几种说法中与BCD码的性质不符的是（）。
A．一组四位二进制数组成的码只能表示一位十进制数；B．BCD码是一种人为选定的0～9十个数字的代码；C．BCD码是一组四位二进制数，能表示十六以内的任何一个十进制数；D．BCD码有多种。
【答案】C【解析】BCD码只能表示一个十位数，其他数的组合表示的数实际上是无效的，10～16一定不可能被一个四位的BCD码表示出来。
阎石《数字电子技术基础》笔记和课后习题详解-时序逻辑电路【圣才出品】
第6章时序逻辑电路6.1复习笔记本章系统地讲述了时序逻辑电路的工作原理和分析方法、设计方法。
首先讲述了时序逻辑电路在逻辑功能和电路结构上的特点以及分析时序逻辑电路的具体方法和步骤。
然后介绍了移位寄存器、计数器、顺序脉冲发生器等各类时序逻辑电路的工作原理和使用方法。
最后介绍了时序逻辑电路的竞争-冒险现象。
一、概述时序电路称为状态机（简称SM）、有限状态机（FSM）或算法状态机（ASM），工作时在电路的有限个状态间按一定的规律转换，关于时序电路的要点总结如表6-1-1所示。
表6-1-1时序电路要点总结二、时序逻辑电路的分析方法1．同步时序逻辑电路的分析方法分析一个时序电路，就是要求找出电路的状态和输出的状态在输入变量和时钟信号作用下的变化规律。
由于同步时序电路中所有触发器都是在同一个时钟信号操作下工作的，因此分析方法比较简单。
分析同步时序电路时一般按如下步骤进行：（1）由逻辑图得到每个触发器的驱动方程；（2）将驱动方程代入相应触发器的特性方程，得到状态方程；（3）得到整个时序电路的状态方程组；（4）根据逻辑图得到电路的输出方程。
2．时序逻辑电路的状态转换表、状态转换图、状态机流程图和时序图（1）状态转换表：①状态方程和输出方程中代入任意一组输入变量及电路初态的取值；②计算出电路的次态和现态下的输出值；③将其再代入状态方程和输出方程；④得到一组新的次态和输出值；⑤将所有计算结果列成真值表的形式，得到状态转换表。
（2）状态转换图：将电路的各个状态用圆圈表示，状态转换方向用箭头表示。
箭头旁注明状态转换前的输入变量取值和输出值。
输入变量取值通常写在斜线以上，输出值写在斜线以下。
（3）状态机流程图（SM图）：SM图表示在一系列时钟脉冲作用下时序电路状态转换的流程以及每个状态下的输入和输出。
SM图常用图形符号见表6-1-2。
表6-1-2SM图常用图形符号（4）时序图：在输入信号和时钟脉冲序列作用下，电路状态、输出状态随时间变化的波形图称为时序图。
阎石《数字电子技术基础》(第6版)考研真题精选-第2章 逻辑代数基础【圣才出品】
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解：根据带有约束项的逻辑函数式化简方法，利用卡诺图进行化简，最小项处写 1，约 束项处写×，如图 2-2 所示。
图 2-2 第 2 题卡诺图 化简得到 F＝BD＋B′D′＋CD。
3．化简并写出 F 的最简与或式，写出详细过程。[重庆大学 2015 研] F（A，B，C，D）＝Σmi（i＝0，1，2，4，5，6，9，10，13） 约束条件：m8＋m11＋m15＝0 解：根据带有约束项的逻辑函数式化简方法，利用卡诺图法进行化简，最小项处写 1， 约束项处写×，画出卡诺图如图 2-3 所示。
误；将输入变量的变化代入逻辑表达式中进行化简，可知 C、D 项错误；通过讲逻辑表达式
进行化简，加上选项 C 所给冗余项后，可消除竞争-冒险现象，故答案为 B。
二、填空题
1．用最小项表示函数 F（A，B，C）＝∑m（0，1，2，6），则它的最大项表达式是 F ＝（ ）（注：丌要写简略形式）。[北京邮电大学 2015 研]
＿
＿＿
2．逻辑函数 F＝AC＋AB＋BC，当变量的取值为（ ）时，将出现冒险现象。[北京
邮电大学 2015 研]
A．B＝C＝1
B．B＝C＝0
C．A＝1，C＝0
D．A＝0，B＝0
【答案】ACD
【解析】根据检查竞争-冒险现象的方法，将变量取值代入函数表达式中进行化简，根
＿
＿
据化简结果即可判断是否存在竞争-冒险现象。F＝A＋A，就会产生“0”冒险；F＝AA，就
解：将函数展开为最小项之和： F（A，B，C，D）＝A′C′D＋A′BCD＋AB′C′D′＋A′B′D＝A′BC′D＋A′B′C′D＋A′BCD＋ AB′C′D′＋A′B′CD＋A′B′C′D＝∑m（1，3，5，7，8）。 约束项 ABD＋AB′C＋A′B′D′＝ABCD＋ABC′D＋AB′CD＋AB′CD′＋A′B′CD′＋ A′B′C′D′＝∑d（0，2，10，11，13，15）。 利用卡诺图法化简，最小项处写 1，约束项处写×，依题可得卡诺图如图 2-1 所示。
阎石《数字电子技术基础》笔记和课后习题详解(第7~8章)【圣才出品】
阎石《数字电子技术基础》笔记和课后习题详解第7章脉冲波形的产生和整形7.1复习笔记本章介绍矩形脉冲波形的产生和整形电路，详细介绍了常见的两种整形电路——施密特触发电路和单稳态电路，以及脉冲波形产生电路中，能自行产生矩形脉冲波形的各种多谐振荡电路，主要包括对称式和非对称式多谐振荡电路、环形振荡电路以及用施密特触发电路构成的多谐振荡电路等，还讲述了555定时器的工作原理和用它构成施密特触发电路、单稳态电路和多谐振荡电路的方法。
本章重点内容为：施密特触发电路、单稳态电路、多谐振荡电路的工作原理和各元器件参数关系；脉冲电路的分析计算方法；555定时器的应用。
一、概述1．获取矩形脉冲波形途径（1）产生：不用信号源，加上电源自激振荡产生波形。
（2）整形：输入信号源进行整形。
2．矩形脉冲特性参数描述矩形脉冲特性的主要参数如图7-1-1所示。
图7-1-1描述矩形脉冲特性的主要参数（1）脉冲周期T：周期性脉冲序列中相邻脉冲的时间间隔；（2）脉冲幅度V m：脉冲电压的最大变化幅度；（3）脉冲宽度t w：脉冲前沿0.5V m～脉冲后沿0.5V m的一段时间；（4）上升时间t r：脉冲上升沿0.1V m～0.9V m的时间；（5）下降时间t f：脉冲下降沿0.9V m～0.1V m的时间；（6）占空比q：t w与T的比值。
二、施密特触发器1．施密特触发器的结构和工作原理（1）电路结构：施密特电路是通过公共发射极电阻耦合的两级正反馈放大器，其结构如图7-1-2所示。
（2）电压传输特性：①T1饱和导通时的v E值必低于T2饱和导通时的值，故由截止变为导通的输入电压会高于T1由导通变为截止的输入电压，便可得到图7-1-3所示的电压传输特性；②V T＋：正向阈值电压；V T－：负向阈值电压；|V T＋－V T－|＝ΔV T：回差电压。
图7-1-2施密特触发电路图7-1-3施密特触发特性（3）性能特点：①输入信号从低电平上升的过程中，电路状态转换时对应的输入电平，与输入信号从高电平下降过程中对应的输入转换电平不同；②在电路状态转换时，通过电路内部的正反馈过程使输出电压波形的边沿变得很陡。
阎石《数字电子技术基础》笔记和课后习题详解-数制和码制【圣才出品】
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（3）（10010111）2＝1×27＋0×26＋0×25＋1×24＋0×23＋1×22＋1×21＋1×20＝151 （4）（1101101）2＝1×26＋1×25＋0×24＋1×23＋1×22＋0×21＋1×20＝109
一、概述 1．数码的概念及其两种意义（见表 1-1-1）
表 1-1-1 数码的概念及其两种意义
2．数制和码制基本概念（见表 1-1-2） 表 1-1-2 数制和码制基本概念
二、几种常用的数制 常用的数制有十进制、二进制、八进制和十六进制几种。任意 N 进制的展开形式为：
D＝∑ki×Ni
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位每 4 位数分为一组，并将各组代之以等值的十六进制数。例如：
(0101 1110. 1011 0010)2
( 5 E.
B 2)16
（2）十六-二：将十六进制数的每一位数代替为一组等值的 4 位二进制数即可。例如：
(8
(1000
F A. 1111 1010.
C 1100
6 )16 0110)2
1.3 将下列二进制小数转换为等值的十进制数。 （1）（0.1001）2；（2）（0.0111）2；（3）（0.101101）2；（4）（0.001111）2。 解：（1）（0.1001）2＝1×2－1＋0×2－2＋0×2－3＋1×2－4＝0.5625 （2）（0.0111）2＝0×2－1＋1×2－2＋1×2－3＋1×2－4＝0.4375 （3）（0.101101）2＝1×2－1＋0×2－2＋1×2－3＋1×2－4＋0×2－5＋1×2－6＝0.703125 （4）（0.001111）2＝0×2－1＋0×2－2＋1×2－3＋1×2－4＋1×2－5＋1×2－6＝0.234375
阎石《数字电子技术基础》(第6版)章节题库-第6章 时序逻辑电路【圣才出品】
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第 6 章 时序逻辑电路
一、选择题
1．有八个触发器的二迚制计数器，它们最多有（ ）种计数状态。 A．8 B．16 C．256 D．64 【答案】C 【解析】28＝256。
2．下列描述丌正确的是（ ）。 A．触发器具有两种状态，当 Q＝1 时触发器处于 1 态 B．时序电路必然存在状态循环 C．异步时序电路的响应速度要比同步时序电路的响应速度慢 D．主从 JK 触发器具有一次变化现象 【答案】A 【解析】触发器的状态还包括丌定状态，比如在 RS 触发器中，当 RS＝11 时，状态丌 定；研究的时序电路主要是要丌间断给出信号，理论上来讲需要状态的丌断循环；异步时序 电路通过一些门电路再传输信号，而同步信号的数据传输直接通过时钟脉冲迚行统一的传 输，减少了传输过程的时间延迟。
4．同步计数器和异步计数器比较，同步计数器的最显著优点是（ ）。 A．工作速度高 B．触发器利用率高 C．电路简单 D．丌受时钟 CP 控制 【答案】A 【解析】同步信号的数据传输直接通过时钟脉冲迚行统一的传输，减少了传输过程的时 间延迟。
5．N 个触发器可以构成能寄存多少位二迚制数码的寄存器？（ ）。 A．N－1
2．一个三级环形计数器的初始状态是 Q2Q1Q0＝001（Q2 为高位），则经过 40 个时钟 周期后的状态 Q2Q1Q0＝______。
【答案】010 【解析】经过 3 的倍数个周期后，即 39 个周期后，Q2Q1Q0＝001；则 40 周期后 Q2Q1Q0 ＝010
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A．1110 B．1111 C．1101 D．1100 【答案】C 【解析】1001 经过 16 的倍数个周期后仍为 1001，即 96 个时钟脉冲后计数器显示 1001，再经历 4 个时钟脉冲，即 100 个时钟脉冲时，计数为 1001＋0100＝1101。
阎石《数字电子技术基础》(第6版)配套题库-章节题库(第4~5章)【圣才出品】
＿＿＿＿＿＿＿＿
输出Y7Y6Y5Y4Y3Y2Y1Y0 应为______ 。 【答案】10111111 【解析】A2A1A0＝110，选择的是 Y6 的信号。
4．半加器的输入变量有______个，而输出变量有______个。 【答案】2；2 【解析】半加器输入的是两个加数，输出的是结果和进位。
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4．串行加法器的进位信号采用（ ）传递，并行加法器的进位信号采用（ ）传 递。
A．超前，逐位 B．逐位，超前 C．逐位，逐位 D．超前，超前 【答案】B 【解析】（1）串行进位加法器若有多位数相加，将低位的进位输出信号接到高位的进 位输入端，因此，任意 1 位的加法运算必须在低 1 位的运算完成之后才能进行，这种进位 方式称为串行进位。这种加法器电路简单，但运算速度慢。（2）超前进位加法器：每位的 进位只由加数和被加数决定，而与低位的进位无关。超前进位加法器大大提高了运算速度， 但随着加法器位数的增加，超前进位逻辑电路越来越复杂。
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5．用 2 片 3-8 线译码器 74LS138 构成 4-16 线译码器，至少需要使用______个外加的 逻辑门。
【答案】0 【解析】可以设计为 4-16 线译码器的 4 个地址位后三位连 3-8 线译码器的地址位，首 位地址为选通信号，连使能端接高八位的译码器，首位连反相器再连使能端接低八位的译码 器。 6．图 4-2 所示电路输出逻辑的最小和为______。
阎石《数字电子技术基础》(第6版)章节题库-第3章 门电路【圣才出品】
第3章门电路一、选择题1．三态逻辑门输出的状态不包括（）。
A．高电平B．低电平C．低阻态D．高阻态【答案】C【解析】高阻态是为了实现逻辑门不工作时相当于断路。
三态输出门电路主要用于总线传输，任何时刻只有一个三态输出电路被使能（输出高、低电平），该电路的信号被传到总线上，而其他三态输出电路处于高阻状态。
2．在下列门电路中，输出端不可以并联使用的是（）。
A．具有推挽输出结构的TTL门电路B．集电极开路门（OC）C．三态门D．CMOS传输门【答案】A【解析】具有推挽输出结构的TTL门电路输出端不能并联接成线与结构。
若一个门的输出是高电平而另一个门的输出是低电平，则输出端并联以后必然有很大的负载电流同时流过这两个门的输出级。
这个电流的数值将远远超过正常工作电流，可能使门电路损坏。
3．TTL逻辑门的低电平噪声容限、高电平噪声容限等于（）。
A．U NL＝U ILMIN－U OLMAX、U NH＝U OHMIN－U IHMINB．U NL＝U OLMAX－U ILMAX、U NH＝U OHMIN－U IHMINC．U NL＝U ILMIN－U OLMIN、U NH＝U IHMIN－U OHMIND．U NL＝U ILMAX－U OLMAX、U NH＝U OHMIN－U IHMIN【答案】D【解析】噪声容限是保证输出高、低电平基本不变（或者说变化的大小不超过允许限度）的条件下，允许输入电平的波动范围。
低电平噪声容限为低电平时允许输入电压最大值减输出电压的最大值；高电平噪声容限等于高电平时允许输出电压最小值减输入电压的最小值。
4．OC门在使用时，下列说法哪个是错误的？（）A．输出端可以并联B．使用时，应在输出端和电源之间接一个电阻C．输出端并联实现或逻辑关系D．OC门在工作时，输出端有两个状态，高电平、低电平【答案】C【解析】OC门输出端并联并接上上拉电阻后接电源可以实现“线与”逻辑关系，改变上拉电阻所连接的电源大小可以实现输出电平的变化。
阎石《数字电子技术基础》(第6版)配套题库-考研真题精选(第5~8章)【圣才出品】
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B．ROM 是用于存储固定信息的，因此不可以用来实现逻辑函数 C．ROM 可作为 PLD 实现多输出组合逻辑函数 D．ROM 中存储的信息是固定的，因此 ROM 的存储容量不可以扩展 【答案】C 【解析】ROM 是由存储矩阵、地址译码器和输出电路组成的；ROM 的存储容量是可 以扩展的；ROM 芯片配合门电路是可以实现组合逻辑函数的，故选 C。
输人地址代码的若干位译成某一条字线的输出高、低电平信号，从存储矩阵中选中一行存储 单元；列地址译码器将输入地址代码的其余几位译成某一根输出线上的高、低电平信号，从 字线选中的一行存储单元中再选 l 位（或几位），使这些被选中的单元经读/写控制电路与输 入/输出端接通，以便对这些单元进行读、写操作。
7．若用 32K×8 位的 CMOS 静态 RAM 芯片组成 256K×16 位的存储器系统，共需要 ______片芯片。[北京邮电大学 2015 研]
3．信息即能读出又能写入，但信息非永久性保存的半导体存储器是（ ）。[江苏大 学 2016 研]
A．固定 ROM B．EPROM C．E2PROM D．静态 RAM 【答案】D 【解析】ABC 三项都属于只读存储器，它只能读出数据。
4．欲使 JK 触发器按 Qn＋1＝Qn 工作，可使 JK 触发器的输入端为以下哪几种情况？ （ ）[北京邮电大学 2015 研]
6．在下列触发器电路中，能够使 Qn1 Qn 的是（ ）。[山东大学 2019 研]
A．
B．
C．
【答案】A 【K′Q 可知，A 项可以实现； B 项是下降沿触发的 D 触发器，实现 Q*＝D＝1；C 项是下降沿触发的 JK 触发器，实现 Q* ＝Q＋Q′＝1。
阎石《数字电子技术基础》笔记和课后习题详解-数-模和模-数转换【圣才出品】
第8章数-模和模-数转换8.1复习笔记本章系统讲授了数-模转换（D/A转换）和模-数转换（A/D转换）的基本原理和常见的典型电路。
在数-模转换电路中，介绍了几个重要的数-模转化器；在模-数转换电路中，介绍了模-数转换的一般原理和步骤，然后分别介绍了取样保持电路和模-数转换器的主要类型。
最后讨论了转换精度与转换速度的问题。
一、概述模-数转换与数-模转换的概念及分类见表8-1-1。
表8-1-1模-数转换与数-模转换的概念及分类二、D/A转换器的电路结构和工作原理1．权电阻网络D/A转换器图8-1-1是4位权电阻网络D/A转换器原理图，由权电阻网络、4个模拟开关和1个求和放大器组成。
图8-1-1权电阻网络D/A 转换器反馈电阻取R/2时输出电压：321032104(2222)2REF O V v d d d d =-+++n 位权电阻网络D/A 转换器，反馈电阻取R/2时输出电压：12101210(22...22)22n n REF REF O n n n n n V V v d d d d D ----=-++++=-其中D n 为输入的数字量，D n 的范围为0～（2n －1）。
2．倒T 形电阻网络D/A 转换器如图8-1-2所示，倒T 形电阻网络D/A 转换器中只有R 、2R 两种阻值的电阻，克服了权电阻网络D/A 转换器中电阻阻值相差太大的缺点，这给集成电路的设计和制作带来了很大的方便。
图8-1-2倒T 形电阻网络D/A 转换器在求和放大器的反馈电阻阻值等于R 的条件下，输出电压：321032104(2222)2REF O V v Ri d d d d ∑=-=-+++n 位输入的倒T 形电阻网络D/A 转换器，在求和放大器的反馈电阻阻值为R 的条件下，输出模拟电压：12101210(22...22)22n n REF REF O n n n n n V V v d d d d D ----=-++++=-其中D n 为输入的数字量，D n 的范围为0～（2n －1）。
阎石《数字电子技术基础》(第6版)章节题库-第8章 数-模和模-数转换【圣才出品】
10．一个 8 位 T 形电阻网络数模转换器，已知 Rf＝3R，UR＝－10V，当输入数字量
d7～d0＝10100000 时，输出电压为（ ）V。
A．7.25
B．7.50
C．6.25
D．6.75
【答案】C
【解析】V0
VREF 2n
(
d7
27
+d6 26 + +d121+d0 20
)
1208（27 +25）
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号的分辨能力。n 位二进制数字输出的 A/D 转换器应能区分输入模拟电压的 2n 个丌同等级 大小，能区分输入电压的最小差异为满量程输入的 1/2n。
3．丌适合对高频信号进行 A/D 转换的是（ ）。 A．并联比较型 B．逐次逼近型 C．双积分型 D．丌能确定 【答案】C 【解析】双积分型 A/D 转换器的原理是运用 RC 对时间进行积分，当有高频信号时， 会影响 RC 积分器固定频率的时钟脉冲计数，影响结果。
6.25
11．（多选）比较并行式 A/D、逐次逼近式 A/D 和双积分式 A/D，这三种 A/D 转换器 的性能，下列说法正确的是（ ）。
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A．双积分式 A/D 的速度最慢，精度最低 B．并行式 A/D 的速度最快，精度最低 C．逐次逼近式 A/D 的速度居中，精度也居中 D．双积分式 A/D 的速度最慢，精度最高 【答案】BCD 【解析】速度：双积分式 A/D＜A/D 逐次逼近式 A/D＜并行式 A/D；精度：并行式 A/D ＜逐次逼近式 A/D＜双积分式 A/D。
阎石《数字电子技术基础》(第6版)考研真题精选-第4章 组合逻辑电路【圣才出品】
第4章组合逻辑电路一、选择题1．在下列逻辑电路中，是组合逻辑电路的有（）。
[北京邮电大学2015研]A．译码器B．编码器C．寄存器D．全加器【答案】ABD【解析】寄存器是由一组触发器组成的，所以属于时序逻辑电路，剩余均为典型的组合逻辑电路。
2．用三线-八线译码器74LS138（如图4-1所示）和辅助门电路实现逻辑函数Y=A+A A，可使用（）。
[北京邮电大学2015研]221图4-1A ．与非门，014567Y=Y Y Y Y Y YB ．与门，23Y=Y YC ．或门，23Y=Y Y +D ．或门，014567Y=Y Y Y Y Y Y +++++【答案】A【解析】将逻辑函数式Y 转换为最小项之和的形式，Y ＝Y 0＋Y 1＋Y 4＋Y 5＋Y 6＋Y 7，而译码器的输出为Y i ′，所以要对逻辑函数式进行变换，得到符合译码器输出信号的形式组合后，添加辅助的与非门即可。
3．图4-2中能实现函数F ＝A ＿B ＋BC ＿的电路为（ ）。
[中国海洋大学2019研]图4-2A．电路（a）B．电路（b）C．电路（c）D．都不是【答案】C【解析】将逻辑函数式转换为F的最小项之和的形式，然后对逻辑函数式进行变换，得到符合译码器输出信号的形式组合后可知C可实现。
电路（a）和电路（b）均实现AC＋B′。
二、填空题如图4-3所示电路为4选1数据选择器构成的组合电路，写出其输出端的最简与或式F ＝（）。
[北京邮电大学2015研]图4-3【答案】F＝[C′（A1′A0′）＋C′（A1′A0）＋1（A1A0′）＋C′（A1A0）]【解析】根据数据选择器的逻辑函数式进行相应输入位的书写即可。
三、分析题1．分析图示逻辑电路，求输出Y（A，B，C）的最小项之和表达式（用∑m的形式表示）。
4选1数据选择器的功能表如图4-4所示。
[山东大学2017研]图4-4 4选1数据选择器表4-1 4选1数据选择器功能表解：Y＝A′B′C′＋A′B·1＋AB′C′＋ABC＝A′B′C′＋A′B·（C′＋C）＋AB′C′＋ABC＝∑m（0，2，3，4，6）2．用一片3线-8线译码器74LS138和其他必要的门电路实现函数F（A，B，C）＝AB ＋AC。
阎石《数字电子技术基础》(第6版)章节题库-第7章 脉冲波形的产生和整形电路【圣才出品】
第7章脉冲波形的产生和整形电路一、选择题1．为了提高多谐振荡器频率的稳定性，最有效的方法是（）。
A．提高电容、电阻的精度B．提高电源的稳定度C．采用石英晶体振荡器C．保持环境温度不变【答案】C【解析】石英晶体多谐振荡器的振荡频率取决于石英晶体的固有谐振频率，而与外接电阻、电容无关，具有极高的频率稳定性。
2．已知时钟脉冲频率为f cp，欲得到频率为0.2f cp的矩形波应采用（）A．五进制计数器B．五位二进制计数器C．单稳态触发器C．多谐振荡器【答案】A【解析】频率变为原来的五分之一，是五分频，只需要每五次脉冲进一位即可实现。
3．在图7-1用555定时器组成的施密特触发电路中，它的回差电压等于（）A．5VB．2VC．4VD．3V图7-1【答案】B【解析】555组成的施密特触发器中，当不接外接电压时，得到电路的回差电压为2V CC/3－V cc/3＝V cc/3；5脚为外部参考电压输入V CO，如果参考电压由外接的电压V CO供给，这时V T＋＝V CO；V T－＝V CO/2，回差电压为V CO/2＝4V/2＝2V，可以通过改变V CO值可以调节回差电压的大小。
4．电路如下图7-2（图中为上升沿JK触发器），触发器当前状态Q3Q2Q1为“100”，请问在时钟作用下，触发器下一状态（Q3Q2Q1）为（）。
图7-2A．“101”B．“100”C．“011”D．“000”【答案】C【解析】JK触发器特征方程为Q n＋1＝JQ＿n＋K＿Q n，由图7-2可得，三个触发器的驱动方程均为J＝K＝1，即特性方程均为Q n＋1＝Q＿n，Q1的时钟是CP，Q2的时钟是Q1，Q3的时钟是Q2，当前Q3Q2Q1的状态是100，由于触发器在上升沿被触发，CP上升沿Q1状态被触发，变为1；同时触发了Q2，Q2变为1；同理Q3为0。
5．多谐振荡器可产生的波形是（）A．正弦波B．矩形脉冲C．三角波D．锯齿波【答案】B【解析】“多谐”指矩形波中除了基波成分外，还含有丰富的高次谐波成分。
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5．N 个触发器可以构成能寄存多少位二进制数码的寄存器？（ ）。 A．N－1
A．1110 B．1111 C．1101 D．1100 【答案】C 【解析】1001 经过 16 的倍数个周期后仍为 1001，即 96 个时钟脉冲后计数器显示 1001，再经历 4 个时钟脉冲，即 100 个时钟脉冲时，计数为 1001＋0100＝1101。
10．某计数器的状态转换图如图 6-1 所示，该计数器的模为（ ）。 A．三 B．四 C．五
图 6-3（a） 答：（1）该电路为异步时序逻辑电路，各触发器的驱动方程为
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3．一个四位串行数据，输入四位移位寄存器，时钟脉冲频率为 1kHz，经过（ ） 可转换为 4 位并行数据输出。
A．8ms B．4ms C．8µs D．4µs 【答案】B 【解析】时钟脉冲频率为 1kHz，每 1/1000＝1ms 输入一位数据，由于是串行数据， 需要每个数据一一进行传输，t＝4×1ms＝4ms。
3．用移位寄存器产生 1101010 序列，至少需要______位的移位寄存器。 【答案】6 【解析】共七位序列数，由于采用移位寄存器，而且状态在序列中没有循环，移位寄存 器在传输过程中数据是一次传递的，所以需要至少 6 位移位寄存器。
三、分析题
1．分析如图 6-2（a）所示电路实现什么功能，并画出波形图。
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图 6-2（b）（c） （5）检查自启动能力。由状态图可知，该电路具有自启动能力。 通过上述分析，可知该电路是一个用 JK 触发器构成的具有自启动能力的 8421 码同步 十进制加法计数器。 2．分析如图 6-3（a）所示电路实现什么功能，并作出时序图。
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D．八
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图 6-1 【答案】C 【解析】循环状态的有 5 个，也就是说当计数器使用的过程中只有这 5 个状态才能保 持一直计数。
二、填空题
1．三位二进制减法计数器的初始状态为 101，四个 CP 脉冲后它的状态为______。 【答案】001 【解析】初始状态为 101，四个 CP 脉冲后 101＋100＝1001，1001 的首位是进位， 所以不显示。
＿
Q0n＋1＝Q0
＿＿
＿
Q1n＋1＝Q3·Q1·Q0＋Q1Q0
＿
＿
＿
Q2n＋1＝Q2·Q1·Q0＋Q2Q1＋Q2Q0
＿
＿
Q3n＋1＝Q3·Q2Q1·Q0＋Q3Q0
（3）由此可画出状态表如下表 6-1 所示。
表 6-1 状态表
根据状态表，可得状态图如图 6-2（b）所示。 （4）根据状态图得到时序图如图 6-2（c）所示。
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B．N
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C．N＋1
D．2N
【答案】B
6．可用来暂时存放数据的器件是（ ）。 A．译码器 B．寄存器 C．全加器 D．编码器 【答案】B
7．用（ ）电路构成模 16 计数器的译码逻辑最简单 A．同步计数器 B．异步计数器 C．环形计数器 D．扭环形计数器 【答案】C 【解析】环形计数器将移位寄存器首尾相接，连续不断地输入时钟信号时寄存器里的数 据将循环右移，电路结构极其简单，且在有效循环的每个状态只包含一个 1（或 0）时，可 以直接以各个触发器输出端的 1 状态表示电路的一个状态，不需要另外加译码电路。
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第 6 章 时序逻辑电路
一、选择题
1．有八个触发器的二进制计数器，它们最多有（ ）种计数状态。 A．8 B．16 C．256 D．64 【答案】C 【解析】28＝256。
2．下列描述不正确的是（ ）。 A．触发器具有两种状态，当 Q＝1 时触发器处于 1 态 B．时序电路必然存在状态循环 C．异步时序电路的响应速度要比同步时序电路的响应速度慢 D．主从 JK 触发器具有一次变化现象 【答案】A 【解析】触发器的状态还包括不定状态，比如在 RS 触发器中，当 RS＝11 时，状态不 定；研究的时序电路主要是要不间断给出信号，理论上来讲需要状态的不断循环；异步时序 电路通过一些门电路再传输信号，而同步信号的数据传输直接通过时钟脉冲进行统一的传 输，减少了传输过程的时间延迟。
2．一个三级环形计数器的初始状态是 Q2Q1Q0＝001（Q2 为高位），则经过 40 个时钟 周期后的状态 Q2Q1Q0＝______。
【答案】010 【解析】经过 3 的倍数个周期后，即 39 个周期后，Q2Q1Q0＝001；则 40 周期后 Q2Q1Q0 ＝010
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8．为了把串行输入的数据转换为并行输出的数据，可以使用（ ）。 A．寄存器 B．移位寄存器 C．计数器 D．存储器 【答案】B 【解析】移位寄存器能够串行输入串行输出，串行输入并行输出。
9．一个四位二进制码加法计数器的起始值为 1001，经过 100 个时钟脉冲后的值为 （ ）。
图 6-2（a） 答：（1）各触发器的驱动方程为J0 NhomakorabeaK0＝1
＿
J1＝Q3Q0，K1＝Q0 J2＝K2＝Q1Q0
J3＝Q2Q1Q0，K3＝Q0 输出方程为：C＝Q3Q0。 （2）将驱动方程代入触发器的特性方程，得触发器的状态方程为：
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