DDR3DIMM布线约束总结

DDR3DIMM布线约束总结
1.总体约束
DDR3 DIMM在布线过程中，根据其工作频率的不同，布线要求将有所降低。

各种电源的布线要求请参考DDR3 DIMM的控制器件（如DSP、ARM、CPU或FPGA）的具体要求。

不同信号线的特征阻抗也会随着不同的控制芯片、不同的工作频率有所不同。

比如，Altera的FPGA要求单端信号线阻抗50欧姆，差分信号线阻抗100欧姆；而Xilinx的FPGA要求单端信号线阻抗在低工作频率下为50欧姆，高工作频率下为40欧姆（1333Mb/s及以上）；差分信号线阻抗在低工作频率下为100欧姆，高工作频率下为80欧姆（1333Mb/s及以上）。

以下主要总结走线长度约束。

1)同一组DQS/DQS#、DQ、DM之间的布线延时控制在±5ps以内，比如
DQS0/DQS0#、DQ0~7、DM0之间控制在±5ps以内。

2)CK/CK#和所有的地址、命令、控制线之间的延时控制在±25ps 以内。

3)CK/CK#的布线延时必须大于任何DQS/DQS#的延时。

4)最大的DQS及其对应CK的总延时，减去最小的DQS及其对应CK的总延
时必须小于1个CK时钟周期。

5)同一组DQS、DQ和DM在同一层走线。

6)CK和CKE远离地址线。

7)地址命令控制线远离DQS、DQ和DM线。

8)DQ/DQS/DM布线时需参考GND平面。

9)时钟、控制、地址和命令线在布线时需参考电源平面，如1.5V 或1.35V。

其他注意事项，如单端信号线、差分信号线的布线方法遵循高速
信号线的布线要求即可。

2.补充说明
针对第3、4条约束，需要做进一步说明。

当使用DIMM时，数据及选通信号（DQ/DQS/DM）、时钟线和地址控制命令线的布线长度需考虑DIMM本身的布线延时。

以RAW CARD A类DIMM为例，其时钟线和地址控制命令线到每个颗粒的布线延时是基本相等的，在DIMM上都进行了正确的补偿。

这里假设到不同颗粒的布线长度分别为82、96、118、133（单位mm）。

每一组数据及选通信号线到每个颗粒的长度是不同的，但是相差不大，这里假设从第一组到第八组分别为15、15、18、18、16、16、15、15（单位mm）。

DIMM条上的布线中，最短的时钟线和地址控制命令线都要比数据及选通线长，最少长64mm。

那么在用户PCB的布线中需要考虑上述因素，即使用户PCB 上的时钟线和地址控制命令线比数据及选通线短一些，也不会违反第三条约束。

DIMM上每个颗粒接收到读写命令的延时记为T1，每个颗粒进行数据读写的传输延时记为T2，T1和T2的最大延时不要超过1个CK 周期，否则可能出现读写数据错位的情况。

以DIMM工作在1600Mb/s为例，CK周期为1.25ns。

假设用户PCB上，时钟和地址命令控制线的长度为56mm，数据及选通线的最小长度为46mm，最大长度为74mm。

那么时钟和地址命令控制线到颗粒的最长布线距离为56+133=189mm，数据及选通线的最小长度为46+15=61mm，布线距离相差最大为128mm。

1.25ns对应的布线长度约为188mm，所以上述布线满足要求。

那么当工作频率达到1866Mb/s时，1个CK周期对应的布线长度约为160mm，上述布线同样满足要求。

3.其他注意事项
对于高速的DDR3应用，布线时必须考虑芯片本身的管脚延时，即每个芯片内部信号到管脚的延时是不同的。

这些信息有的可以向厂商索要，有的可以通过芯片对应的编译器提取。