结合晶体管版图效应分析的模拟集成电路设计

结合晶体管版图效应分析的模拟集成电路设计
刘博;张金灿;张雷鸣;刘敏
【摘要】为了实现模拟集成电路版图设计的自动化,提出一种称为金属-氧化物-半导体场效应晶体管阵列的版图布局方法.90 nm/1.2 V互补式MOS的测试元件组(TEG)芯片被开发用以实验采样,芯片搭载多种导电沟道分割形式的多指栅晶体管,晶体管在电路的版图设计中以不同的布局形态呈现.这些晶体管的电气参数被测试并抽取,用以分析和评价其直流性能.以二级模拟运算放大器为实验电路,分别采用晶体管阵列和全定制方式进行版图设计,从工艺波动性和版图面积两方面进行对比.成品实测结果表明:以晶体管阵列方式实现共源共栅运放电路时,10枚TEG芯片的平均失调电压为4.48 mV,对比手工版图的5.59 mV,抗波动性能约提升了20％,显示了晶体管阵列版图设计方法的有效性.
【期刊名称】《河南科技大学学报（自然科学版）》
【年(卷),期】2019(040)002
【总页数】7页(P50-56)
【关键词】模拟集成电路;版图效应;工艺波动;多指栅MOS晶体管
【作者】刘博;张金灿;张雷鸣;刘敏
【作者单位】河南科技大学电气工程学院,河南洛阳471023;河南科技大学电气工程学院,河南洛阳471023;河南科技大学电气工程学院,河南洛阳471023;河南科技大学电气工程学院,河南洛阳471023
【正文语种】中文
【中图分类】TN386;TN40
0 引言
模拟集成电路在数模混合片上系统(system on chip,SoC)中扮演着连接自然世界重要接口的角色。

随着半导体器件尺寸的不断缩小，由制造工艺的偏差造成器件电气参数的特性波动更加显著，工艺波动已成为影响模拟集成电路性能的重要因素之一。

从集成电路生产加工的角度，通过优化电路版图并改进工艺技术以消减工艺波动影响的方法，在近期的研究中偶有提出。

文献[1]提出结合可消减工艺波动影响的光
学邻近效应校正(optical proximity correction，OPC)方法以实现版图图形的重构，在降低版图复杂度的同时，提升了掩膜版的制造精度。

文献[2]分析了横向扩散金
属-氧化物-半导体晶体管的热载流子受浅槽隔离(stress of trench isolation，STI)应力的影响，及其造成功率器件性能波动的机理，通过器件仿真对波动趋势进行了科学量化和建模。

目前，与工艺波动相关的研究多集中在新型半导体材料制备、器件和电路结构失配[3]、互联线建模[4-5]等领域。

文献[6-7]通过仿真实验和实测对90 nm工艺下的晶体管器件版图结构进行了研究，对其引起电路性能波动的影响
做了定量表征和数学建模。

由于实验成本高、周期长等原因，目前，针对版图结构及其物理效应引起晶体管器件特性波动的机理研究仍然较少。

从电路设计及其自动化的角度，工艺波动也是造成模拟电路及其版图设计的复杂度和开发成本急剧增加的重要原因之一。

为提高设计效率，模拟版图设计自动化技术一直是计算机辅助设计(computer aided design,CAD)领域的研究热点[8]。

针对
由工艺偏差引入的器件失配、寄生波动等不良效应，文献[9]通过设置合理的布局
约束实现关键器件组对的对称或共质心布局，有效降低了工艺的线性梯度，消减了器件失配对电路性能的影响。

除布局约束外，文献[10]提出基于信号路径约束的数模混合集成电路的版图自动生成技术，在器件布局的同时，为避免布线寄生的失配
而对关键信号传输路径的布线提前设置约束，最终通过对称和等长布线，保证了耦合信号传输时的匹配精度。

文献[11]最早提出了采用规则化器件布局的概念，通过器件及模块的规则布局约束，在抑制工艺波动影响的同时，结合晶体管扩散区共享结构，节约了版图面积。

同时，实现了基于序列对(sequence-pair,SP)和改良模拟退火算法的更低的O(n)计算量、布局面积和布线长的费用，展示了早期规则布局结构的可行性和算法的优势。

文献[12]提出了基于晶体管导电沟道分割的规则化模拟版图布局概念，并以模拟运算放大器电路的综合实例，展示了该方案在90 nm 工艺节点下的有效性和实用性。

文献[13]展示了以晶体管双排阵列的规则布局结合共质心结构的版图自动生成算法，有效抑制了工艺波动，同时节约了布图面积，减小了布线复杂度，该算法已成功应用于逐次逼近型模拟数字转换器的设计。

尽管如此，以上模拟版图自动化设计研究多以算法实验为主，并未基于实际芯片考虑和评估工艺波动的影响，以及采用多版图结构晶体管器件时的成品电路特性。

为此，本研究从工艺波动评估和面向自动化的版图设计方面，通过测试元件组(testing elements group,TEG)芯片的开发和实测，评估纳米节点多指栅晶体管的工艺波动特性。

采用全定制和晶体管阵列(transistor array,TA)布局方式设计模拟二级运算放大器版图，并进行成品版图面积和失调电压的对比和评估。

1 晶体管阵列版图
1.1 晶体管版图与工艺波动的依存性
图1 TEG芯片
本研究采用如图1所示的TEG芯片，提取金属-氧化物-半导体(metal-oxide-semiconductor,MOS)晶体管受工艺波动影响导致偏差的电气参数的原始数据。

TEG内部搭载多种沟道尺寸(沟道长度L×沟道宽度W)并采用不同多指栅版图结构的MOS晶体管，如图2所示，包括扩散区共享结构①/②/③、扩散区隔离结构④/⑤/⑥和扩散隔离多排纵向结构⑦/⑧。

首先，对晶体管器件的关键电气参数(阈值电压VTH)进行数据采样，基于该统计数据，可进一步调查并分析多指栅晶体管在不同版图结构下与其工艺波动的依存性。

基于权威的Pelgrom波动模型[14]，对MOS单管和多指栅管的阈值电压波动数据描点后，其结果直观地反映了版图结构与工艺波动的相互影响和变化规律，如图3所示。

图3中：红色采样点的集合表示以不同版图实现晶体管时的阈值电压的标准偏差(即波动)，蓝色集合则代表相同版图晶体管的阈值波动情况。

由图3可知：以相同版图结构制作的晶体管器件，其性能波动明显小于不同版图形态的晶体管。

因此，采取同一版图结构设计晶体管器件可以有效预测和抑制电路性能的波动，同时结合共质心、对称布局等常规的版图优化方法，可进一步抑制工艺偏差，从而提升成品电路的性能。

(左上)扩散区共享结构①/②/③,(下)扩散区隔离结构④/⑤/⑥,(右上)扩散隔离多排纵向结构⑦/⑧。

图2 一个沟道宽度W=8的MOS单管晶体管(中)拆分为8种并联结构的多指栅管版图图3 基于Pelgrom工艺波动模型呈标准分布的不同/相同版图多指栅管的阈值电压采样描点
另一方面，物理设计要考虑版图的布局面积，面积越小，芯片的开发成本越低。

扩散区共享、隔离以及多指栅个数不同的版图结构，其面积也不尽相同。

图4展示了6种代表性的工艺节点，即导电沟道长度L分别为0.10 μm、0.13 μm、0.18 μm、0.25 μm、0.35 μm和0.50 μm时，多指栅晶体管在4种版图形态下的面积对比。

图4中：①、②、④、⑤是从图2的8种版图结构中选取的4种结构，①和②对应了单管拆分后以扩散区共享结构实现的多指栅管，④和⑤对应了单管拆分后以扩散区隔离结构实现的多指栅管。

由图4可以看出：单排扩散区共享结构①是压缩版图面积的有效途径。

正因为版图设计的多样性，使得电路工程师需要根据经验在性能与面积的取舍中达到良好的设计平衡，针对TA版图，所采用的晶体管单元的结构也要从这两方面对比和探讨。

图4 从图2中选取的4种相同沟道尺寸，不同版图结构实现下的多指栅晶体管面积对比
1.2 晶体管阵列版图及其特点
图5为全定制版图和TA版图。

如图5所示，传统的全定制手工版图与本研究提出的TA版图相比，两者具备同等程度的电路性能和面积效率。

后者的优势在于具有更好的抗工艺波动性，另外，该规则布局易于实现自动化设计和布线，便于缩短模拟集成电路(integrated circuit,IC)的后端设计以及验证的迭代时间和工作量。

TA版图的核心设计理念有4点：通过同尺寸晶体管单元的复用和规则阵列布局，对工艺偏差导致的性能波动进行统计和模型化；可有效预测由OPC或STI应力所引起的电气波动，使用对工艺较敏感的短沟道晶体管也可实现高精度模拟IC的设计开发；以规则器件阵列为基础，结合灵活的布线方式实现共质心或轴对称等布局匹配，进一步提升设计精度；现有数字电路的门阵列布局及基于格点的通道布线等成熟的自动化综合算法，可有效、低成本地移植到TA，服务于模拟IC的设计自动化，从而降低工具的开发成本。

(a) 全定制手工版图 (b) 基于TA的规则版图
图5 全定制版图和TA版图
2 电路设计与性能仿真
2.1 典型二级模拟运算放大器电路(amp1)
本研究使用90 nm/1.2 V 互补式MOS工艺，设计了两种类似结构的二级模拟运算放大器，分别采用全定制方式和TA方式完成了两种电路的版图设计。

通过仿真与成品实测，对比全定制和TA版图抑制工艺偏差导致性能波动的效果。

图6为典型二级模拟运算放大器电路(amp1)，晶体管M001和M002构成差分输入级，M003和M004构成电流镜，电流源M005可提供恒定电流，M008提供电路偏置电压，M006和M007构成二段放大输出级。

放大器电路(amp1)参数如
表1所示，另外，无源器件的电阻R和电容C分别取值为40 kΩ和0.2 pF。

为实现相同沟道尺寸晶体管的规则阵列布局，所有晶体管均使用相同的沟道长度
L=0.34 μm，进一步通过串、并联方式实现所需沟道尺寸的晶体管器件，最终完成电路设计。

采用1.2 V电源电压对amp1进行仿真，测得该运放电路的开环直流增益为62 dB，单位增益带宽为12.5 MHz，相位裕度为68°。

图6 典型二级模拟运算放大器电路(amp1)表1 放大器电路(amp1)参数
构成器件编号沟道长度L/μm沟道宽度W/μm差分对M001/M0020.3410电流镜M003/M0040.3420电流源M0050.3420共源输出级1M0060.3422共源输出级2M0070.3410偏置级M0080.344
2.2 共源共栅运算放大器电路(amp2)
图7为共源共栅结构模拟运算放大器电路(amp2)。

amp2与amp1有两处不同：一是amp2所有晶体管的沟道长度L均为amp1的一半；二是amp2的电流源、二段放大输出级、输入偏置级均以N型MOS管的共源共栅串联结构设计，此结构在模拟电路中常用于稳定下段晶体管的漏极电位，保证电流恒定。

表2为共源共栅放大器电路(amp2)参数。

比较表1和表2可知：amp2的晶体管沟道长度L为0.18 μm，其反映在版图时的有效沟道长度为0.16 μm，amp1的晶体管沟道长度为0.34 μm(有效沟道长度为0.32 μm)，因此，可看做amp1的沟道长度是amp2的2倍。

另外，两种电路中晶体管的沟道宽度W均使用相同尺寸，电阻R和电容C的取值也相同。

图7 共源共栅结构模拟运算放大器电路(amp2)表2 共源共栅放大器电路(amp2)参数
构成器件编号沟道长度L/μm沟道宽度W/μm差分对M001/M0020.1810电流镜M003/M0040.1810电流源M005/M0060.1810共源输出级1M0070.1822共源输出级2M008/M0090.1810偏置级1M010/M0110.184偏置级
2M012/M0130.1810
采用与amp1相同条件进行了仿真分析，分别得到约60 dB的开环直流增益、12 MHz的单位增益带宽和70°的相位裕度。

实际上，在进行电路设计时，为尽可能使两者静态特性参数保持一致，更客观地从版图设计角度反映性能差异，进行了多次器件尺寸的调试和设计迭代，最终确定使用表1和表2中的器件参数。

3 TA和全定制设计
研究针对amp1和amp2两种运放电路，分别采用全定制方式和TA设计4种版图，分别定义为amp1的全定制版图(CS-amp1)、amp1的晶体管阵列版图(TA-amp1)、amp2的全定制版图(CS-CO-amp2)和amp2的晶体管阵列版图(TA-CO-amp2)。

3.1 CS-amp1与TA-amp1的面积对比
图8和图9分别展示了对amp1采用全定制和TA方式设计的两种版图。

图8a是包含电容C和电阻R的amp1整体电路版图，图8b为选取并放大晶体管部分的电路版图。

因为本文主要以MOS晶体管为研究对象，以下讨论均不考虑电容和电阻的影响。

(a) 整体电路版图 (b) 晶体管部分版图
图8 CS-amp1的全定制版图
图9 TA-amp1的晶体管部分版图
图8b中CS-amp1晶体管部分的版图面积约为850 μm2，与之相对，受冗余晶体管和管间多余布线通道面积的影响，图9的TA-amp1晶体管版图面积达到2 070 μm2，约为CS-amp1的2.4倍。

由此可见，手工定制可借助设计经验采取更为紧凑和高密度的版图，在面积对比中仍然占有绝对的优势。

3.2 CS-CO-amp2与TA-CO-amp2的面积对比
图10和图11分别是以全定制和TA方式设计的amp2的晶体管部分版图。

图11
的左图为晶体管部分版图,右图为折叠栅环状对称版图结构。

图10的CS-CO-
amp2版图面积为1 300 μm2，图11左图的TA面积为2 350 μm2 ，后者约是
前者的1.8倍。

与非共源共栅结构amp1的面积对比，差距约从2.4倍缩小至1.8倍。

图10 CS-CO-amp2晶体管部分版图
图11右图是amp2中的电流源(M005/M006)、二段放大输出级(M008/M009)、输入偏置级(M010/M011)的3组共源共栅N型MOS管设计整合于一体的版图结构。

为压缩多余的器件面积并减少管间布线，该部分在版图设计时采用了折叠栅的环状对称结构，内环为上段晶体管，外环为下段晶体管。

同时以扩散区共享形式单行排列，大幅减小了这8个N型MOS晶体管的版图占用面积，其测算结果是
440 μm2 。

与之相对，全定制版图中的共源共栅晶体管部分的面积为214 μm2，对比结果说明TA版图仍需要进一步提升面积效率。

图11 CS-TA-amp2晶体管部分版图
图12 全定制与TA版图的面积比较
除扩散区共享的折叠栅技术外，通过采用多层金属布线以减少布线通道面积、去除环状的衬底保护、缩减N/P型半导体阱间距等的版图设计技巧，可以进一步压缩TA结构下的版图面积。

全定制与TA版图的面积比较如图12所示。

由图12可知：TA版图面积平均约为全定制版图的2.68倍。

通过积极融合上述版图设计技巧，TA版图有望进一步压缩面积至全定制版图的1.31倍乃至更低。

因此，对于电路
面积，TA版图结构实现与全定制持平的面积效率是完全可能实现的。

3.3 失调电压实测和评估
由工艺环节引入的电路成品的性能波动无法通过计算机仿真获取，为此，本研究选取10枚TEG芯片成品进行了实际测试。

对TEG搭载的CS-amp1、TA-amp1、CS-CO-amp2、TA-CO-amp2共4种电路进行了性能波动分析和对比。

图13 运放电路失调电压测试电路图
二级模拟运算放大电路中，受制造工艺波动的影响，差分输入晶体管对的失配将直接造成输出电压的零漂，也称失调。

作为运放电路最重要的静态参数之一，失调电压通常用于评估运放电路差分输入的匹配精度[15]。

本研究中，运放电路失调电压测试电路如图13所示。

电源电压1.2 V，差分输入同时提供0.6 V的直流电压，通过外接测试设备量取正输入端电压VINP、负输入端电压VINM和输出端电压VOUT的值，因此，失调电压Voffset可采用以下公式进行计算：
(1)
考虑外部环境对测量结果的干扰，为平衡输出误差，每一枚TEG芯片取16次测试结果的平均值作为失调电压的最终值。

失调电压Voffset测试结果见表3。

10枚芯片的测量结果中，CS-amp1在两枚TEG中无法测得有效输出，因此,只统计8枚芯片的计算结果。

表3 失调电压Voffset测试结果 mVTEG编号CS-amp1TA-amp1CS-CO-
amp2TA-CO-
amp2#10.700.707.952.20#22.103.003.355.05#31.851.156.200.05#42.058.00
5.001.00#50.702.3511.105.10#61.057.203.45
6.25#71.954.308.253.95#81.00
6.355.059.60#92.252.256.65#102.503.304.90平均值1.433.785.594.48最大值2.108.0011.109.60最小值0.700.702.250.05
由表3可知：与CS-amp1的失调电压平均值1.43 mV相比，TA-amp1的失调电压平均值为3.78 mV，比前者高出2.35 mV，该结果并未反映出TA版图对于抑制工艺波动的良好效果。

与之相对，在共源共栅结构运放电路amp2中，尽管电路所使用的晶体管尺寸比amp1更小，对比全定制版图，TA版图的失调电压在
平均值、最大值和最小值的统计数据中均占据优势。

其中，TA-CO-amp2平均失调电压为4.48 mV，对比全定制版图的5.59 mV，抗波动性能约提升了20%，显示了该版图设计方法对抑制输出电压失调的有效性。

通过该实测结果的对比可知，在未来更低的工艺节点和供电电源下，即使短沟道晶体管器件，也可通过采用晶体管阵列结合共质心、对称或等长布局布线等设计技术，实现对工艺偏差引起的性能波动的有效预测，并通过优质的版图予以有效抑制和平缓。

4 结束语
本研究提出一种基于MOS晶体管阵列布局的模拟集成电路版图设计方法。

以TEG 芯片作为电路采样对象，提取了多版图形态的多指栅MOS晶体管的电气参数，并从工艺波动性和版图面积两方面进行了对比分析。

采用TA和全定制方式设计两种二级模拟运算放大器的电路版图，进一步实测对比了电路面积和成品的失调电压。

与全定制设计相比，TA版图面积是前者的2.68倍。

通过扩散区共享、折叠栅和
多层布线等方法，TA版图有望进一步压缩面积至1.31倍，基本与定制版图持平。

采用TA版图设计共源共栅运放电路时，10枚TEG芯片测算的平均失调电压为
4.48 mV，低于全定制版图的
5.59 mV，抗波动性能提升约20%。

面向更小工艺
尺寸的短沟道晶体管，通过结合共质心、轴对称等布局技巧，可进一步提高器件匹配精度，有效提升电路性能。

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