VHDL编程风格

4．并行结构

在VHDL语言描述中，进程中的语句是顺序 执行的。如果要设计一个并行的电路，不 要使用顺序语句，而要使用并行语句。
方法1． Process(A,B,C) begin if C=’0’then Y<=A; Else Y<=B; End if; End process;
方法2． Y<=A when C=’0’else B; 如果电路结构是并行的，那么使用方法 2描述要比方法1好。


状态机的编码在ISE中有6种，其中常用的 是顺序编码和一位热码。在ISE中可以通过 修改综合约束来指定状态机的编码。方法 如下： ①综合前，在Process for current sources 窗口中选中Synthesize，单击鼠标右键，弹 出下拉菜单，选中Properties(属性)。如图 7.1.5所示。
Z <= a+q；
When ‘0’=> q <= b； When ‘1’=> q<=c;
（a）
（b） 图7.1.4 加法器的资源共享
加法器的资源共享
在图中7.1.4框图中加法器的输出Z是A加上C 或者B，A与C、B哪个输入相加由选择信号S决定， 由于在设计中采用了多路选择器（Mux），在结 构上可以得到两种形式。图（b）的框图采用了 两个16位的加法器，两个加法器的结果通过MUX 由S选择输出。而图（a）的框图中只采用了一个 加法器，它将C、B信号通过MUX后的输出送到加 法器的一端，另一端连接A。两种结构都能达到 设计的要求，显然，图（a）框图中的设计占用 的资源要小些。
7.1.2 不同的状态机描述

1. 2. 3. 4.
状态机的选型 状态编码 多进程状态机 单进程状态机
1. 状态机的选型

按状态机的输出方式分类，有限状态机可分为 Mealy型和Moore型。从输出时序上看， Mealy型 状态机的输出是当前状态和所有输入信号的函数， 它的输出是在输入变化后立即发生的，不依赖时 钟的同步。Moore型状态机输出则仅为当前状态 的函数，状态机的输入发生变化还必须与状态机 的时钟同步。


因此，即使最后综合出的电路都能实现相 同的逻辑功能，其电路的复杂程度和时延 特性都会有很大的差别，甚至某些臃肿的 电路还会产生难以预料的问题。 从这些问题出发，很有必要深入讨论在 VHDL设计中如何简化电路结构，优化电路 设计的问题。
7.1.1 描述方法对电路结构的影响


用VHDL进行设计，最终综合出的电路的复杂程度， 除取决于设计要求实现的功能的难度外，还受设 计工程师对电路的描述方法和对设计的规划水平 的影响。 最常见的使电路复杂化的原因之一是在设计中存 在许多本不必要的类似LATCH的结构。而且由于 这些结构通常都由大量的触发器组成，不仅使电 路更复杂，工作速度降低，而且由于时序配合的 原因会导致不可预料的结果。
例子：
type STATE_TYPE is (S1, S2, S3, S4); attribute ENUM_ENCODING: STRING; attribute ENUM_ENCODING of STATE_TYPE: type is "1110 1101 1011 0111"; 上面的四个状态S1,S2,S3,S4其实也是一位热码，是 用‘0’作为热码。选择User编码，那么综合后的实 际状态机编码就是设计者在attribute中描述的状态 码字。
第七章 设计技巧
7.1 VHDL编码风格


VHDL设计是行为级的设计，所带来的问题是设计 者的设计思考与实际电路结构是相脱节的。设计 者主要是根据VHDL的语法规则，对系统目标的逻 辑行为进行描述，然后通过综合工具进行电路结 构的综合、编译、优化，通过仿真工具进行逻辑 功能仿真和系统时延的仿真。 实际设计过程中，由于每个设计工程师对语言规 则、对电路行为的理解程度不同，每个人的编程 风格不同，往往同样的系统功能，描述的方式是 不一样的，综合出来的电路结构更是大相径庭。
仔细观察，在Exam1和Exam2进程中的语句 都有同一个毛病。Exam1进程中的if语句仅仅指 明了A在高电平（1）的时候将B的值传到Q端， 并没有指明A在低电平（0）的时候Q端应该是什 么值。综合工具在综合时，发现这种不完全的状 态描述，会将其综合为锁存(latch)。 在ISE中，综合工具XST会发出一个警告: Found 1-bit latch for signal <q>。锁存是由与或 非逻辑组成的，而这种结构在系统中多半会埋下 不稳定的种ector
在VHDL中，信号一般都使用限制了位数的 std_logic、 std_logic_vector类型，不使用
integer（整型）。如果使用integer，最好 在后面加上约束条件，例如：a:integer range 0 to 7;。 如果使用了integer而没有对其进行位 数的约束，那么在32位的PC机中，综合后 将是一个32bit的信号，会造成大量的浪费。
再看看Exam2进程，有两个输出信号，信号 的值在Case语句中被决定，但是Z的值只在C为 ‘0’时有明确的说明，当C为高‘1’时设计者并没 有明确指出。所以同样会使综合工具理解为锁存。
Q*data*gate+data*gate=Q
Gate=1,Q=data;
Gate=0,Q=Q;
图7.1.1 采用门电路的锁存器原理图
1.不必要的锁存



以下有2段设计，如果单从语法上来看是没有任何错误的，而且编译 时都可以通过，但是如果从电路结构上考虑，它们都存在问题。 Exam1: Process(A,B) Begin If A=’1’ then Q <= B ; 暗指锁存 End if; End process; Exam2: process(C) Begin Case C is When ‘0’=> Q <= ‘1’; Z <= ‘0’； When ‘1’=> Q <= ‘0’; 缺少Z的值 End case; End process;
5．资源共享


如果有可能的话，尽量使资源共享。一块FPGA 芯片中的资源是有限的。如果不有效利用仅有 的资源，将会导致资源不够，系统冗余过多， 稳定性也变会差。 Case s is When ‘0’=> Z <= a+b； When ‘1’=> Z <=a+c;
Case s is
End case; 一个加法器资源共享例如图7.1.4所示。
图7.1.5 综合Properties(属性)

②在弹出的菜单中有3个选项栏，选中HDL options选项栏，如图7.1.6所示。在Properties name（属性名）下的第一项便是FSM Encoding Algorithm(有限状态机编码算法)，在Value中打开 下拉菜单，可以看到几种编码方式。其中Auto(自 动)为ISE的缺省值，在一般情况下，如果目标芯 片是FPGA，那么XST会将状态机编码为OneHot(一位热码)。使用One-Hot(一位热码)的好处 是，状态转换快，状态译码简单。
2）方式2 Type mystate is (st0,st1,st2,st3); Signal curren_state,next_state:mystate; 采用方式2定义的状态有具体的状态含义，可读 性好，易于调试和修改。
（3）方式3
Signal curren_state,next_state:std_logic_vector(1downto 0);
D触发器的VHDL描述：
DFF_AR:process(clk,reset)--带异步复位的D触发器 Begin If reset=’1’ then Q <=’0’; Elseif rising_edge(clk) then Q <= A; End if; End process;
DFF_AS:process(clk,preset)--带异步置位的D触发器 Begin If preset=’1’ then Q <=’1’; Elsif rising_edge(clk) then Q <= A; End if; End process;

从上面的例子可以了解到不同的描述对 电路结构的影响，在下面的一个例子中， 有两种不同的加法描述，其电路结构也 是不同的。
（1）Out1<=I1+I2+I3+I4; 其电路结构如图7.1.2所示。
（2）Out2<=(I1+I2)+(I3+I4); 其电路结构如图7.1.3所示
从结构上看，第一种描述中没有使用括号， 电路结构为三层，加法一级一级的进行。它的特 点是，四个输入I1,I2,I3,I4到达加法器的路径不 相等。第二种描述中的使用了括号，电路结构分 为两层，显然它的特点是四个输入信号到达加法 器的路径是相等的。这里并不能简单的评论两种 结构的优劣，必须根据实际应用情况分析。
DFF_SS:process(clk,preset)-- 带同步置位的D触发器 Begin if rising_edge(clk) then If preset=’1’ then Q <=’1’; else Q <= A; End if; End if; End process;
3．使用括号描述想要的结构

在实际工程中，具体电路有具体的设计要求，可 能适应于Moore或Mealy状态机，也可能两种都可 以实现设计，所以设计者必须根据实际情况和经 验综合决定采用哪种状态机。
2. 状态编码
状态编码，是指定义状态机现态和次态，一般 有 3种方式： （1）方式1 signal curren_state:std_logic_vector(1 downto 0) signal next_state:std_logic_vector(1 downto 0) 方式1定义的状态有比较多的毛病。首先，这种方 式定义的状态为逻辑向量，缺乏具体的状态含义，程 序的可读性较差，更重要的是，设计后期调试修改比 较麻烦。