第2章PLD硬件特性与编程技术39681163

阵列
p 2n
图2-9 PROM基本结构
F0 F1
Fm1
2.2 简单PLD原理
K 康芯科技 X
2.2.2 PROM PROM中的地址译码器是完成PROM存储阵列的行 的选择，其逻辑函数是：
W0 An1 A1 A0 W1 An1 A1 A0
... W2n 1 An1 A1 A0
2.2 简单PLD原理
（4）ispLSI 8000/8000V系列。
K 康芯科技 X
2.6 FPGA/CPLD产品概述
2.6.1 Lattice公司CPLD器件系列
2. ispLSI器件的结构与特点
（1）采用UltraMOS工艺。 （2）系统可编程功能，所有的ispLSI器件均支持
ISP功能。 （3）边界扫描测试功能。 （4）加密功能。 （5）短路保护功能。
4
LE3
4
LE4
4
LE5
4
LE6
4
LE7
4
LE8
4
LE9
4
LE10
LUT链 和
寄存器链
K 康芯科技 X
LE反馈信号连线
图2-37 Cyclone LAB结构
2.4.2 Cyclone系列器件的结构与原理
K 康芯科技 X
图2-38 LAB阵列
2.4.2 Cyclone系列器件的结构与原理
LAB 行 Clock
LAB进位输入
A1 B1
01
LLeE11 和1
A2 B2
LLeE22 和2
A3 B3
LLeE33 和3
LAB 进位输入
进位输入0
0
A4 B4
LLeE44 和4
进位输入1
1
A5 B5
LE5 和5
A
B
01
A6 B6
LE6 和6
A7 B7
LE7 和7
A8 B8
LE8 和8
A9 B9
LE9 和9
A10 B10
SL07 SG1
SL17
8
15 I2 3
11
10 01
R
00
SL06 SG1
SL16
图2-17 一种PAL16V8的部分结构图
K 康芯科技 X
11
10 01
R
Vcc 00
DQ Q
11
10 01
R
00
11
R
10 01
00
SG0
SL06
11
10 01
R
Vcc 00
DQ Q
11
10 01
R
00
11
R
10 01
… … …
2.2 简单PLD原理
2.2.2 PROM
A0 A1
An1
与阵列 （不可 编程）
W0 W1
W p1
或阵列 （可编程）
p 2n
图2-10 PROM的逻辑阵列结构
K 康芯科技 X
F0 F1 Fm1
2.2 简单PLD原理
2.2.2 PROM
A1
K 康芯科技 X
A0
或阵列
（可编程）
S A0 A1 C A0 • A1
图2-20 寄存器模式组合双向输出结构
2.2 简单PLD原理
2.2.5 GAL 2．复合模式。
K 康芯科技 X
图2-21 组合输出双向结构
图2-22 复合型组合输出结构
2.2 简单PLD原理
2.2.5 GAL 3．简单模式。
K 康芯科技 X
图2-23 反馈输入结构
图2-24 输出反馈结构
图2-25 简单模式输出结构
F2 F1 F0
K 康芯科技 X
2.2 简单PLD原理
2.2.4 PAL
A1 A0
F1 F0 图2-15 PAL结构
A0
F0
A1 F1
图2-16 PAL的常用表示
CLK/I 0 1
0 3 4 7 8 11 12 15 16 19 20 23 24 27 28 31
0
7 I1 2
11
10 01
R
00
2.2.1 电路符号表示
K 康芯科技 X
图2-4 PLD的互补缓冲器 图2-5 PLD的互补输入 图2-6 PLD中与阵列表示
图2-7 PLD中或阵列的表示
3-8 阵列线连接表示
2.2 简单PLD原理
K 康芯科技 X
2.2.2 PROM
… … …
A0 A1
地址
W0
W1
存储单元
An1
译码器 Wp1
K 康芯科技 X 19 I/O/Q
OLMC
18 I/O/Q
OLMC
17 I/O/Q
OLMC
16 I/O/Q
OLMC
15 I/O/Q
OLMC
14 I/O/Q
OLMC
13 I/O/Q
OLMC
OE
12 I/O/Q 11 I/OE
2.2 简单PLD原理
2.2.5 GAL 1．寄存器模式。
K 康芯科技 X
图2-19 寄存器输出结构
K 康芯科技 X
2.2 简单PLD原理
2.2.3 PLA
A1
A0
或阵列
（可编程）
A1 A1 A0 A0 与阵列（可编程）
F1 F0
图2-13 PLA逻辑阵列示意图
2.2 简单PLD原理
2.2.3 PLA
A2 A1 A0
A2 A1 A0
K 康芯科技 X
F2 F1 F0
图2-14 PLA与 PROM的比较
寄存器链 输入
寄存器 控制信号
两个 2输入
LUT (进位)
同步装载 清零逻辑
寄 存
器
行、列和 直连线布线
局部布线
进位输出 逻辑
进位输出0 进位输出1
寄存器链 输出
图2-36 Cyclone LE动态算术模式
2.4.2 Cyclone系列器件的结构与原理
控制信号
LAB输入信号
局部互连
4
LE1
4
LE2
图2-43 边界扫描电路结构
2.5.2 JTAG边界扫描测试
K 康芯科技 X
表2-1 边界扫描IO引脚功能
引脚
描述
功能
TDI TDO TMS TCK TRST
测试数据输入(Test Data Input)
测试数据输出(Test Data Output)
测试模式选择(Test Mode Select)
图2-35 Cyclone LE普通模式
行、列 直连线布线
行、列 直连线布线
行、列 直连线布线
LUT链
寄存器链
2.4.2 Cyclone系列器件的结构与原理
K 康芯科技 X
LAB 进位输入 进位输入0 进位输入1
addnsub Data1 Data2
Data3
进位输入 逻辑
两个 2输入 LUT (和)
图2-46 JTAG BST系统与与FLEX器件关联结构图
K 康芯科技 X
2.5 硬件测试技术
2.5.2 JTAG边界扫描测试
K 康芯科技 X
图2-47 JTAG BST选择命令模式时序
2.5 硬件测试技术
2.5.2 JTAG边界扫描测试 TAP控制器的命令模式有：
SAMPLE／PRELOAD指令模式 EXTEST指令模式 BYPASS指令模式 IDCODE指令模式 USERCODE指令模式
2.5.3 嵌入式逻辑分析仪
K 康芯科技 X
K 康芯科技 X
2.6 FPGA/CPLD产品概述
2.6.1 Lattice公司CPLD器件系列
1. ispLSI器件系列
（1）ispLSI1000E系列。 （2）ispLSI2000E/2000VL/200VE系列。 （3）ispLSI5000V系列。
全局时钟信号。 全局时钟信号由高电平有效的时钟信号使能。 用乘积项实现一个阵列时钟。
2.3 CPLD的结构与工作原K理X康芯科技
3．扩展乘积项
局部连线
宏单元的 乘积项
逻辑
共享扩展 项提供的 “与非” 乘积项
宏单元的 乘积项
逻辑
图2-28 共享扩展乘积项结构
3．扩展乘积项 共享扩展项 并联扩展项
K 康芯科技 X
寄存器链
图2-41 LUT链和寄存器链的使用
K 康芯科技 X
2.4 FPGA的结构与工作原理
2.4.2 Cyclone系列器件的结构与原理
Cyclone器件
接收器件
外接电阻网路
外接终端电阻
图2-42 LVDS连接
2.5 硬件测试技术
2.5.1 内部逻辑测试 2.5.2 JTAG边界扫描测试
K 康芯科技 X
2.1.2
PLD的分类
1．熔丝(Fuse)型器件。 2．反熔丝(Anti-fuse)型器件 。 3．EPROM型。称为紫外线擦除电可编程逻辑器件 。 4．EEPROM型 。
5．SRAM型 。
6．Flash型 。
CPLD
FPGA
2.2 简单PLD原理
2.2.1 电路符号表示
K 康芯科技 X
图2-3 常用逻辑门符号与现有国标符号的对照
00
SG1
SL06
19 I/O7 18 I/O6
2.2.5 GAL
图2-18 GAL16V8的 结构图
I/CLK 1
0
34
7 8 11 12 15 16 19 20 23 24 27 28 31
0
7
I2
8
15
I3
16
23
I4
24
31
I5
32
39
I6
40
47
I7
48
55
I8
56
63
I9
CLK
OLMC
LE10 和10
图2-40 快速进位选择链
LAB进位输出
K 康芯科技 X
2输入LUT
A+B+0
0
和
A+B+1
1
A+B+0
A+B+1
10
10
进位输出0
进位输出1
K 康芯科技 X
2.4 FPGA的结构与工作原理
2.4.2 Cyclone系列器件的结构与原理
LE1
Lut
DQ
LE2
Lut
DQ
LUT链

LEs 3- 10
6
至每个寄存器
/
局部互连
局部互连
局部互连
K 康芯科技 X
局部互连 局部互连
局部互连
CLKENA1
CLKENA2 SYNCLOAD
CLR2
ADDNSUB
CLK1
CLK2
ASYNCLOAD /LABPRE
CLR1
图2-39 LAB控制信号生成
SYNCCLR
2.4.2 Cyclone系列器件的结构与原理
K 康芯科技 X
图2-34 Cyclone LE结构图
2.4.2 Cyclone系列器件的结构与原理
K 康芯科技 X
addnsub
data1 data2 data3
cin data4
sload sclear
寄存器链 输入
44--iinnppuutt LLUUTT
clock ena aclr
aload RReegg
输入1
输入2
查找表
输入3
LUT
输出
输入4
图2-32 FPGA查找表单元
2.4.1 查找表逻辑结构
K 康芯科技 X
输入A
0
0
0
0
0
1
16×1 RAM
010
0
0
00
0
1
1
输入B 输入C 输入D 多路选择器
查找表 输出
图2-33 FPGA查找表单元内部结构
2.4.2 Cyclone系列器件的结构与原理
测试时钟输入(Test Clock Input)
测试复位输入(Test Reset Input)
测试指令和编程数据的串行输入引脚。数据在TCK的 上升沿移入。
测试指令和编程数据的串行输出引脚，数据在TCK的 下降沿移出。如果数据没有被移出时，该引脚处于高 阻态。
控制信号输入引脚，负责TAP控制器的转换。TMS必 须在TCK的上升沿到来之前稳定。
K 康芯科技 X
2.2.2 PROM
F0 M W p1,0 p1 M1,0W1 M 0,0W0 F1 M W p1,1 p1 M1,1W1 M 0,1W0
Fm1 M W p1,m1 p1 M1,m1W1 M 0,m1W0
其中 p 2n ，而M p1,m1 是存储单元阵列第m 1列p 1行单元的值
K 康芯科技 X
EDA技术与VHDL
第2章
PLD硬件特性与编程技术
2.1 概 论
K 康芯科技 X
… …
输
输入
入
缓冲
电路
与
或
阵
阵
列
列
输出
输
缓冲
出
电路
图2-1 基本PLD器件的原理结构图
2.1 概 论
2.1.1 PLD的发展历程
熔丝编程的 PROM和 PLA器件
AMD公 司推出 PAL器件
FPGA器 件
时钟输入到BST电路，一些操作发生在上升沿，而另 一些发生在下降沿。
低电平有效，异步复位边界扫描电路(在IEEE规范中， 该引脚可选)。
2.5.2 JTAG边界扫描测试
K 康芯科技 X
图2-44 边界扫描数据移位方式
2.5.2 JTAG边界扫描测试
K 康芯科技 X
图2-45 JTAG BST系 统内部结构
EPLD器 件
CPLD器 件
K 康芯科技 X
GAL器件 内嵌复杂 功能模块 的SoPC
2.1 概 论
K 康芯科技 X
2.1.2 PLD的分类
可编程逻辑器件（PLD）
简单 PLD
复杂 PLD
PROM
PLA PAL GAL
CPLD
图2-2 按集成度(PLD)分类
FPGA
2.1 概 论
K 康芯科技 X
A1 A1 A0 A0 与阵列（固定）
F1 F0
图2-11 PROM表达的PLD阵列图
K 康芯科技 X
2.2 简单PLD原理
A1
2.2.2 PROM
A0
或阵列
（可编程）
F 0 A0A1 A0A1 F1 A1A0
A1 A1 A0 A0 与阵列（固定）
F1 F0
图2-12 用PROM完成半加器逻辑阵列
图2-29 并联扩展项馈送方式
K 康芯科技 X
2.3 CPLD的结构与工作原理
4．可编程连线阵列(PIA)
图2-30 PIA信号布线到LAB的方式
5．I/O控制块
图2-31 EPM7128 S器件的 I/O控制块
K 康芯科技 X
K 康芯科技 X
2.4 FPGA的结构与工作原理
2.4.1 查找表逻辑结构
K 康芯科技 X
2.3 CPLD的结构与工作原理
图2-26 MAX7000系列的单个宏单元结构
K 康芯科技 X