30秒定时器报告

Lab 30秒定时器
1.实验目的
学会定时器的设计，熟悉分频器、计时器、数码管的设计，熟悉用Verilog HDL描述数字逻辑电路的方法，掌握继承开发环境Quartus Ⅱ的使用。

掌握DE0的I/O引脚分配
2.实验内容
1. 设计一个30秒定时器，并设置异步清零。

2. 做出仿真图形；
3. 将程序下载到DE0实验板上进行测试。

3.代码分析
1）首先可以利用DE0板的lock _50输入端的50MHz的信号分频为1Hz的信号作为1秒的事件度量；因数码管要输出两位数，故用两个输出端口分别表示高位和低位的数码管输出，同时在程序中加入清零端口是定时器可以清零。

2)主模块前半部分定义各输入输出端口及清零端：
module C30counter(R,Q,TP,TR);
output[6:0]R; //定义7位输出变量（高位）
output[6:0]Q; //定义7位输出变量（低位）
input TP,TR; //定义输入变量和清零端
wire A; //定义中间变量
wire[6:0]QL; //定义7位中间变量
wire[6:0]RL; //定义7位中间变量
3）后半部分完成对各模块的调用：
fenpinqi f1(A,TP); //调用分频器模块，是输出1Hz的信号
counter_2 c1(RL,QL,A,TR); //调用counter_2模块对高位和低位赋值
shumaguan s1(Q,QL); //调用数码管输出低位数字
shumaguan s2(R,RL); //调用数码管输出高位数字
endmodule
4）counter_2模块的功能为：对高位和低位赋值：
module counter_2(R,Q,TP,TR);
output[6:0]R; //定义7位输出变量（高位）
output[6:0]Q; //定义7位输出变量（低位）
input TP,TR; //定义输入变量和清零端
reg[6:0]R; //定义7位中间变量
reg[6:0]Q; //定义7位中间变量
always@(posedge TP or posedge TR) //采用边沿触发时间
if(TR)begin R<=7'd0;Q<=7'd0; end //如果TR上升沿到来，清零
else if(R==7'd3)begin Q<=7'd0;R<=7'd0; end //如果高位为3，清零
else if(Q==7'd9)begin Q<=7'd0;R<=R+7'd1; end //如果低位为9，低位清零else Q<=Q+7'd1; //低位自增
endmodule
5）分频器的功能为是输出1Hz的信号，作为1秒的度量：
module fenpinqi(Q,CP);
output Q; //定义输出端口
input CP; //定义输入端口
wire [32:0]A; //定义中间变量
counter(A,CP); //调用计数器进行计数
D_FF(Q,~Q,CP,A); //调用D触发器是信号发生翻转
endmodule
module counter(Q,CP); //计数器模块，每第25M个信号发生一次变化output Q[32:0]; //定义输出端口
input CP; //定义信号输入端口
reg[32:0]Q; //定义中间变量
always@(posedge CP) //采用边沿触发
if(Q==33'd2*******)Q<=33'd0;//每25M作为一个计数周期
else Q<=Q+1'd1; //Q自增并输出
endmodule
module D_FF(Q,D,CP,CR); //D触发器模块，是信号发生翻转
output Q; //定义输出端
input D,CP; //定义输入端及D信号输入
input [32:0]CR; //定义输入变量
reg Q; //定义中间变量
always@(posedge CP) //采用边沿触发
if(CR==0)Q<=D; //将D值赋给Q
else Q<=Q; //Q保持不变
endmodule
6）数码管模块的功能为将输出变量在数码管上显示出来
module shumaguan(Q,num);
output[6:0]Q; //定义数码管的输出
input[3:0]num; //定义数字输入
reg[6:0]Q; //定义中间变量
always@(num) //电平敏感
case(num) //定义各数字在数码管上各灯管的点亮状态，并在数码管上输出
4'd0:Q<=7'b1000000;
4'd1:Q<=7'b1111001;
4'd2:Q<=7'b0100100;
4'd3:Q<=7'b0110000;
4'd4:Q<=7'b0011001;
4'd5:Q<=7'b0010010;
4'd6:Q<=7'b0000010;
4'd7:Q<=7'b1111000;
4'd8:Q<=7'b0000000;
4'd9:Q<=7'b0010000;
endcase
endmodule
4.实验步骤
1)打开Quartus软件，选择“File=>New Project Wizard”，在弹出的窗口中输入项目的名称
和存储位置。

2）单击两次Next后，选择实验板的具体型号，本次使用EP3C16F484C6。

3）继续单击Next，确认信息无误后，单击Finish完成项目的创建。

4）在“File=>New”的窗口中选择建立Verilog文件，输入代码，写入代码后选择“File=>Save”，将文件保存在与项目文件同样的位置即可。

5）选择“Processing=》Start=》Start Analysis&Synthesis”进行分析综合。

6）选择“Processing=》Start Compilation”开始编译，编译通过后可以查看生成的Report。

7）新建“Vector Waveform File”，并导入所有引脚。

8）设置仿真类型为功能仿真。

导入网络表。

9）进行功能仿真。

仿真效果如下：
10）选择“assignment=》pins”进行引脚设置，设置如下：
11）再次进行编译。

12）将程序下载到DEO实验板进行测试。

5.实验结果的测试和分析
将程序下载到DE0实验板进行测试：
当程序导入到DE0实验板时，右边两个数码管自动从00开始每秒递增一次，当显示为30后有回到00，说明计时功能能够实现；
拨动清零开关SW0，数码管立刻显示00，说明清零功能能够实现。

综上，预期的程序功能均能够正常实现，说明程序正确。

6.实验总结
通过这个实验让我掌握了Verilog HDL语言编程的基本语法以及Quartus软件的一些常用操作，熟悉了与DEO实验板相关的一系列实验流程。

而且，看到自己编写的程序，在试验中获得成功，是学习中的一大乐趣。

7.参考文献
[1] 罗杰. Verilog HDL与数字ASIC设计基础武汉：华中科技大学出版社，2008.
[2]康华光. 电子技术基础（数字部分）[数字部分][M]. 5版. 北京：高等教育出版社，2006.。