ARINC429总线接口电路设计及仿真

ARINC429总线接口电路设计及仿真
【摘要】本文简要地介绍了arinc429总线传输规范及数据特性，并对某型发射装置外场测试设备中的arinc429总线接口的结构和功能进行了分析，然后利用vhdl语言对其逻辑功能进行了描述，最后借助于xilinx spantan-3 fpga进行了逻辑功能仿真验证。

【关键词】arinc429；fpga；vhdl
0 引言
arinc429总线是目前在航空电子领域内广泛应用的一种数字信
息传输标准，随着数字化传输技术的不断发展，其应用范围愈加广泛。

同样arinc429总线在导弹发射装置及其测试设备中也得到了广泛地应用，本文研究一种利用fpga并借助于vhdl语言来实现某外场测试设备中 arinc429总线接口数字部分的设计方案，它克服了传统的arinc429接口芯片固有的缺点，使系统的综合性能得到了明显的改善和提高。

1 arinc 429总线简介[1]
arinc429总线是一种数字信息传输标准，它采用双极性归零码进行数据调制，并通过一对双绞屏蔽线进行反相传输，因此具有很强的抗干扰能力。

一个arinc429数字信息字由32个码位组成，共分为五段，其字格式如表1所示。

表1 arinc429数字字格式
arinc429的32位数据字采用双极性归零方式进行调制，然后以
脉冲形式进行发。

发送的脉冲电平有三种：高电平（+10v）、0电平（0v）以及低电平（-10v），分别对应于逻辑1、发送时钟脉冲和逻辑0，并且高低电平只在每一个发送时钟周期的前一半有效，在后一半周期，电位回到0电平，以保持发送信息与时钟的同步。

arinc429总线以单向串行方式传输数字信息，其传输速率分为
100kbps（高速）和12.5kbps（低速）两种，可以通过相应的控制位来实现高低传输速率的选择，但两者不得在同一总线中混用。

2 基于fpga的实现方案
基于fpga的arinc429总线接口设计采用了数字系统设计中广泛应用的“自顶向下”的设计方法，首先从总体上对系统进行功能、层次的分解，然后对各子系统和模块进行基于vhdl语言的详细设计，最后在进行逻辑功能仿真和综合时序仿真的基础上进行了系统集成。

2.1 逻辑功能分析及结构设计
429总线接口电路的主要功能是在429信号及相关外设之间起到桥梁作用，它既能接收双极归零制的429信号并将其转换为数字信号送入计算机或其它设备，又可将计算机或其它设备发出的数字信号转换为429信号输出。

由于各设备之间在处理速度、信号类型等方面存在差异，为了确保总线数据信息传输的正确性，arinc429总线接口电路应具备以下功能[2]：
1）电平转换。

arinc429两路双极性归零码的差分电压为±10v，与ttl电平（ttl‘0’和ttl‘1’）不匹配，因此需要借助于接口
电路来实现两者之间的相互转换；
2）数据缓冲及暂存。

为了保证在处理速度上存在差异的设备之间数据传输的完整性，需要对接收和发送的数据进行缓冲和暂存；3）数据格式转化。

arinc429数据与cpu处理的数据之间需进行必要的格式转换；
4）自检测及校验。

主要指发送数据的自检测、数据的奇偶检验和源/目的地识别码校验；
5）生成信息传输同步时钟信号，并可以进行信息传输速率的选择。

为了完成上述功能，arinc429总线接口电路应主要包括以下五个组成部分：命令控制字寄存器、接收器、发送器、时钟发生器以及调制解调器，arinc429总线接口组成结构见图1。

除由模拟电路来实现的调制解调器外，其余四部分均可由fpga来实现，也即本文的研究重点。

本接口电路的总体性能指标为：双收单发；字长为固定的32位；100kbps和50kbps两种可选传输速率；实时接收和数据块（14个arinc429字）整体发送。

图1 arinc429接口电路组成结构
2.2 功能单元设计
1）控制字寄存器
arinc429接口电路的工作模式（比如数据传输速率高低、奇偶校验、格式字长等）需要通过外加控制信号实现。

为了降低接口电路
外围引脚数量，在接口电路内部使用一个控制字寄存器cwreg来实现工作模式的配置。

在控制信号cwstr的上升沿，数据线上有效位（bd9-bd0）被锁存到控制字寄存器。

2）接收器
接收器的功能是将arinc429数据经过解调生成的两路串行输入数据axin、bxin（分别对应于ttl’1’和ttl’0’，x=1，2）进行相应的格式转换，并进行奇偶检验和源/目的地识别码校验，最后生成32位并行arinc429数据字，通过16位数据总线供外部cpu 读取。

接收器在结构组成上主要包括五个部分：信号选择模块、字间隔检测模块、串并转化模块、数据字有效判别模块及数据读取模块。

3）发送器
发送器的作用是将通过16位双向数据总线加载的待发送的32位并行数据字进行并串转换，形成两路反相的串行数据aout和bout （分别对应于ttl‘1’和ttl‘0’）。

这两路输出信号一方面作为调制电路的输入信号；另一方面可以作为自检信号用，在slftst 信号有效时两路输出信号作为接收器的的输入信号。

发送器在结构主要由五部分组成：数据锁存模块、奇偶校验模块、fifo数据存储器（14×32位）、字间隔产生模块、数据并串转换模块。

4）时钟发生器
由于arinc429总线通常的两种传输速率为：100kbps和
12.5kbps，其中100kbps较为常用，而某型发射装置外场测试仪中
的数据传输速率为50kbps，为了兼顾通用性和专用性的要求，在实际设计时取100kbps为高速，50kbps为低速。

因此发送时钟txclk 为100khz和50khz，采用10倍频作为接收时钟rcvclk，则高低速率接收时钟频率分别为1mhz和500khz。

这里取外部时钟clk为
8mhz，通过对clk进行8分频即可得到高速率时的接收时钟rcvclk，再对rcvclk进行10分频即可得到高速率时的发送时钟txclk。

低速时也可按此办法计算分频比例，从而得到发送时钟和接收时钟。

高低速率的选择通过cwreg中txsel和rcvsel来选择。

5）调制解调电路
解调电路由电压比较器来实现，它通过将arinc429两路反相信号（429a和429b）与基准电压比较，实现429电平到ttl电平的转换。

调制电路由差动运放器来实现，发送器的输出数据aout和bout通过差动运放转换成arinc429数据格式。

3 功能仿真
该arinc429接口电路采用xilinx spantan-3系列芯片xc3s400来实现数据的接收和发送功能，该芯片集成了400k个门电路，存储器单元为344k（其中分散的存储器位为56k，块存储器位为288k），用户可支配的i/o数高达264个[3]。

利用xilinx公司提供的fpga集成开发环境ise对设计进行了逻辑设计和功能仿真。

由于是进行逻辑功能仿真，主要目的是验证逻辑设计的正确性，因此在仿真时将数据字长度降低为8位，同时双向数据线相应地降为4位，字间隔为2位数据位。

接收器仿真结果
见图2，发送器仿真结果见图3。

图2 接收器工作时序
从接收器工作时序（图2）可以看出：该电路正确接收了符合校验条件的第一个字，而没有接收不满足预设偶校验条件的第二个数据；接收器仿真结果表明接收器工作正常。

图3 发送器工作时序
从发送器工作时序（图3）可以看出：在加载控制信号pl1和pl2的控制下四个8位数据（01100011，00110010，00010010，00110001）经过奇偶校验位重置后被加载载到fifo中，在发送使能entx为‘1’时，四个8位数据字在发送时钟txclk的控制下实现并串转换，并逐位输出，当fifo存储器中的四个字被依次发送完成后，发送完成标志txr被置‘1’，发送器仿真结果表明发送器工作时序正常。

4 结论
综上所述，fpga具有编程灵活、配置方便、可靠性高等优点，随着其综合性能的不断提升，fpga在现代数字电路系统设计中将扮演越来越重要的角色，而vhdl作为一种标准的与器件无关的硬件电路描述语言，可以很方便地实现设计的共享和移植。

本文研究的用vhdl语言描述并借助于fpga硬件来实现的arinc429接口电路，不仅可以很好地满足某型外场测试设备的相关要求，而且有利于提升整个系统设计的灵活性、可扩展性和可靠性。

【参考文献】
[1]arinc specification 429-12 mark33 digital information
transfer syestem[s]. the airline electronic enginerring committee，1990.
[2]hs-3282 cmos arinc bus interface reference
an400[z].1997，3.
[3]spartan-3 fpga family complete data sheet
ds009[z].2005，8.。