基于单片机和CPLD的PLC背板总线协议接口芯片设计(二)

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基于单片机和CPLD器件的综合系统设计

39电工电气 (2009 No.5)基于单片机和CPLD器件的综合系统设计作者简介：彭颖(1977- )，女，讲师，本科，研究方向为信息工程。

彭颖(常州工学院电子信息与电气工程学院，江苏常州 213002)Abstract: An integrated system was designed using CPLD and the microcontroller AT89C51. The hardware was made up of a micro-controller system, clock circuits, communication circuits, commonly used circuits (such as LED display and analog-digital conversion) and CPLD connection circuits. The software adopted hardware description language and assembly language. The system realizes fre-quency measurement, sampling control and adder etc functions.Key words: CPLD; microcontroller; very high speed integrated circuit hardware description language; digital frequency meterPENG Ying（School of Electronic Information and Electric Engineering, Changzhou Institute of Technology, Changzhou 213002, China ）Integrated System Design Based on Microcontroller and CPLD摘要：基于CPLD 器件与AT89C51单片机设计了一个综合系统，系统的硬件部分由单片机系统、时钟电路、通信电路、常用的外围电路(LED 显示、模数转换等)和CPLD 接口电路组成。

基于CPLD的系统中I2C总线的设计

基于CPLD的系统中I2C总线的设计基于CPLD的系统中I2C总线的设计摘要：在介绍Ｉ２Ｃ总线协议的基础上，讨论了基于ＣＰＬＤ的系统中Ｉ２Ｃ总线的设计技术，并结合工程实例设计了Ｉ２Ｃ总线ＩＰ核，给出了部分源代码和仿真结果。

关键词：Ｉ２Ｃ总线ＩＰ核ＣＰＬＤＩ２Ｃ总线是ＰＨＩＬＩＰＳ公司推出的新一代串行总线，其应用日渐广泛?１～２?。

目前许多单片机都带有Ｉ２Ｃ总线接口，能方便地实现Ｉ２Ｃ总线设计；对没有Ｉ２Ｃ总线的微控制器（ＭＣＵ），可以采用两条Ｉ／Ｏ口线进行模拟。

在以单片机为ＭＣＵ的系统中很容易实现Ｉ２Ｃ总线的模拟扩展，有现成的通用软件包可以使用?２～３?。

对有些基于ＣＰＬＤ的系统，要与带有Ｉ２Ｃ总线接口的外围器件连接，实现起来相对复杂一些。

为实现系统中的Ｉ２Ｃ总线接口，可以另外引入单片机，也可以采用ＰＣＦ８５８４或者ＰＣＡ９５６４器件（ＰＨＩＬＩＰＳ公司推出的专用Ｉ２Ｃ总线扩展器）进行扩展，但这样会增加系统成本，使系统冗余复杂。

像ＡＬＴＥＲＡ、ＸＩＬＩＮＸ等一些大公司有专用的基于ＣＰＬＤ器件的Ｉ２Ｃ总线ＩＰ核，但这些ＩＰ核的通用性不强，需要的外围控制信号较多，占用系统很大的资源，因此直接采用这种ＩＰ核不可取。

鉴于此，依照Ｉ２Ｃ总线协议的时序要求，在基于ＣＰＬＤ的系统中开发了自己的Ｉ２Ｃ总线ＩＰ核。

对于一些带有Ｉ２Ｃ总线接口的外围器件较少、对Ｉ２Ｃ总线功能要求较简单的ＣＰＬＤ系统，自主开发ＩＰ核显得既经济又方便。

(范文先生网收集整理)１Ｉ２Ｃ总线的协议Ｉ２Ｃ总线仅仅依靠两根连线就实现了完善的全双工同步数据传送：一根为串行数据线（ＳＤＡ），一根为串行时钟线（ＳＣＬ）。

该总线协议有严格的时序要求。

总线工作时，由时钟控制线ＳＣＬ传送时钟脉冲，由串行数据线ＳＤＡ传送数据。

总线传送的每帧数据均为一个字节（８ｂｉｔ），但启动Ｉ２Ｃ总线后，传送的字节个数没有限制，只要求每传送一个字节后，对方回应一个应答位（ＡｃｋｎｏｗｌｅｄｇｅＢｉｔ）。

基于CPLD的PLC背板总线协议接口芯片设计

基于CPLD的PLC背板总线协议接口芯片设计
谭爱国;琚长江
【期刊名称】《自动化与仪表》
【年(卷),期】2010(025)001
【摘要】设计了一组基于CPLD的PLC背板总线协议接口芯片,协议芯片可以区分PLC背板总线的周期性数据和非周期性数据.详细介绍了通过Verilog HDL语言设计状态机、协议帧控制器、FIFO控制器的过程,25MHz下背板总线工作稳定的试验结果验证了协议芯片设计的可行性.
【总页数】4页(P53-56)
【作者】谭爱国;琚长江
【作者单位】上海理工大学,光电信息与计算机工程学院,上海,200093;上海电器科学研究所(集团)有限公司,上海,200063
【正文语种】中文
【中图分类】TP393
【相关文献】
1.基于CPLD的异步串行接口芯片设计 [J], 曹永银;王高山
2.基于CPLD的SCI串行接口芯片设计 [J], 王冬
3.基于CPLD的光栅信号处理专用接口芯片设计 [J], 董丽梅;陆原
4.基于基金会现场总线协议的接口芯片设计 [J], 王江;黄秀荪;仇玉林
5.基于CPLD的异步串行接口芯片设计 [J], 曹永银;王高山
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基亏CPLD的I2C总线接口设计

ＣＰＣｉｔｒａｅｏｅｂｓｓｆｎｌｓｎｖｒｅＩｏｋｍｏｅｔｉｐｐｒｅｉｎｕｌｍｅｔＣｉｔｒｃｄｌＵｔＶｎｅｃ．ｎｔａｉｏａｙｉｇｆｏｔ２ｗｒｄ．ｈｓａｅｓｓｂｔｍｐｅｎｓＶｅａｅｍｏｕｅｏｆｈａａｉＣｄｇｉａｎｆ
ｗｈｃａｅｗｏｋｄａｏｔｄ，ｘｏｅｔｒｓｎｌａｄｓｐｓｇａ，ｎｈｎｅａａｌｌｄｔｏＶｅａａａｏＣｉｈｃｎｂｒｅｔｈｓｍｏｅｅｐｒｄｓｔｉａｎｔｉｌａｄｃａｇｄｐｒｌａａｔＣｓｒｌｄｔｒＦｔａｇｏｎｅｉ
ＺＥＧＣｉｕＨＮａｊｎ－（ｎｔｕｅｐｙｉａａｄＧｏｈｍｉｌｘｌａｉＡＧＲＬｎｆｎ６００，ｈｎ）［ｓｔｏｏｈｓｌｎｅｃｅｃＥｐｏｔｎＣＳＰＣ，ａｇａｇ０５０ＣｉａｈｅｆＧｃａｒｏ
ＡｂｔａｔＩｅｃｒｕｔｅｉｎＦｓａｃｍｍｏｓｄａｄｓａｄｒｅｉｌｏｓｒｃ：ｎｔｉｃｉｄｓ，ＣｉｏｈｇｎｕｅｎｔｎａｄｓｒｍｍｕｉａｉｎｉｔｒａｅＭｏｔｆｔｅＣＵｏｄａａｃｎｃｔｎｅｃ．ｓＰｉｇｏｔｏｆｏｈｓｐｒｌｌｐｒｏｅａｉｎａｄｄｎｔａｅｔｅａｉｔｆｐｒｔｇ１ｕｎｅｆｃｉｃｌ．ｎｏｄｒｔｅｌｅｔｅｃｎｒｌｎｆａａｌｏｔｐｒｔ，ｎｏ ’ ｈｖｈｂｌｙｏｅａｉ２ｂｓｉｔｒａｅｄｒｔＩｒｅｒａｉｈｏｔｌｇｏｅｏｉｏｎＣｅｙｏｚｏｉ

单片机与CPLD接口及数码管驱动设计

以上设计，编译完成无误后，进行引脚绑定后
再编译得到 Mini51CPLD.pof 文件，通过并口下载线
ByteblasterMV 编程 CPLD 即可。
二、数码管显示9999计数器
这里给出 9999 计数器实例，程序流程图如图
12 所示，由 MCU 定时器循环加 1，数码管显示，从
如图 4 所示。译码得到 16 个地址 Y[15..0]，地址编码详细见表 1。
3. 寄存器与数据锁存
所谓寄存器，实际上就是能够存储数据的电路，常用 D 触发器（DFF）实现，DFF 电路符号和真值表如图 5 所示，DFF 能够在时钟上升沿将置数端 D 的
26 2011. 02
地译址码锁编存址
时序逻辑
CPLD
LCD
数码管
其它扩展用户设计
图1 Mini51板单片机与CPLD接口框图
一、MCU常用接口模块电路设计
1. 低八位地址锁存
51 单片机 P0 口分时复用，配合 ALE 信号，在总线模式下分时作为低 8 位地址线和数据线复用。在 Max+plusII 中，可以直接调用集成器件库 74373，电路图如图 2 所示，在 CPLD 内部实现低八位地址锁存。仿真波形图如图 3 所示，在 ALE 下降沿完成 P0 口数据锁存，并在 ALE 低电平阶段保持作为低 8 位地址 A[7..0]。
33 31 29 16 28
IO IO IO IO IO IO IO IO
14 4 6 9 12 11 5 8
a b c d e f g p
IO IO IO IO
36 37 39 40

基于51单片机和CPLD试验开发板的设计说明

基于51单片机和CPLD试验开发板的设计摘要阐述了设计的各部分硬件的原理和用于试验的软件设计，特别给出了RTC的设计在实验板设计中的成功应用。

单片机CPLD实验板将单片机与CPLD 有机结合在一起，构建以51单片机为主，CPLD 为辅的电路系统设计方案，既可以独立用于单片机实验或CPLD实验，也可以用于单片机和CPLD综合应用的实验。

尤其，集成了具有ISP功能的CPLD和ISP功能的单片机，为初学者节约了昂贵的编程器成本。

关键词：51单片机 CPLD ISP 编程器实验板ABSTRACTIn this paper,it was elaborated that the various parts of the design principles of hardware and software for test design, especially given the design of the RTC board in the successful application of design. The experiment of MCU and CPLD will be combined with the MCU-CPLD board,which mainly to build 51 single-chip, CPLD secondary circuit ystem design, and both independent experiments or CPLD for the single-chip experiments can also be MCU and CPLD for the comprehensive application of the experime nt. In particular, the integrated function of the CPLD and MCU with ISP for beginners saves the cost of expensive programmers.Key words: 51MCU CPLD ISP programmer experiment board目录引言 (3)1 MiniB的目的与意义 (3)2 MiniB的硬件设计 (4)2.1单片机与 CPLD 接口电路 (4)2.2 USB与串行接口电路 (6)2.3最小系统与外围设备接口电路 (8)2.3.1电源电路 (8)2.3.2 单片机 P1 口扩展电路 (8)2.3.3显示接口电路 (12)3 MiniB的软件设计 (12)3.1由AVR单片机ATmega8实现USB转串口的驱动设计和ISP（in- system-programming）的使用 (12)3.2 RTC 设计实例（DS1302+LCD1602+复杂按键输入+多模式蜂鸣器发声+多任务轮循架构） (13)3.2.1 任务解析与人性化设计要求 (13)3.2.2 多任务程序架构 (14)3.2.3任务调度 (17)3.2.4任务设计 (18)4 调试 (26)致 (27)参考文献 (28)引言单片机以其控制功能强体积小价格低耗电省可靠性高等特点，嵌入式应用很广[1]。

基于CPLD／FPGA平台I2C总线IP核的设计

基于CPLD／FPGA平台I2C总线IP核的设计摘要：本文通过对一个I2C总线IP核的设计，介绍了用VHDL语言设计和实现该IP核的过程。

首先简要介绍了I2C总线协议的标准及应用，分析了影响8位MPU的传输速率低的因素，然后提出了基于CPLD/FPGA平台设计“虚拟器件”I2C总线IP核的设想。

其次给出系统自顶向下的设计方案。

接着对系统的功能进行了详细的总体规划与层次设计，讲解了系统体系结构和系统各个功能模块的电路设计。

最后进行了调试，并给出在MAX+Plus II 10.0环境下的仿真波形。

关键词：I2C总线VHDL IP核CPLD/FPGA一、系统设计的背景与意义在现代通讯类产品、仪器仪表、工业测控系统中，逐渐形成了以一个或多个微处理器组成的智能系统，并且对外围电路之间主要是实现控制功能，因而I2C 总线对应用系统的开发带来很多好处：一方面，二线制的I2C串行总线使得各电路单元之间只需最简单的连接，而且可实现电路系统的模块化、标准化设计；另一方面，标准的I2C总线模块的组合方式大大地缩短了新产品的开发周期，并且I2C总线系统构成具有最大的灵活性和极好的可维护性。

目前，在绝大多数单片机应用系统中仍保持着单主结构（其中包括一些双主系统中，主节点之间不能进行直接通信的情况）。

在单主系统中，I2C总线只存在着主方式，I2C总线的数据传输状态比较简单，主要是实现单片机（或MCU）对I2C总线简单的读/写操作。

因此，利用VHDL硬件语言实现I2C总线接口功能，并通过下载到CPLD/FPGA实现与其他节点的数据传输，使这些器件不受系统单片机必须带有I2C总线接口的限制。

这也大大地扩展了I2C总线器件的适用范围，使I2C总线在应用系统设计中有着更为广泛的应用。

二、系统设计方案目前，许多IC器件广泛采用I2C接口来读/写数据，但是多数的8位微处理器都没有专用的I2C接口，因此一般只有通过GPIO口利用软件编程来实现I2C 总线的数据传送。

基于CPLD与单片机的双向通信控制器设计

基于CPLD与单片机的双向通信控制器设计来源：无线测温单片机 CPLD 控制系统在传统的控制系统中，人们常常采用单片机作为控制核心。

但这种方法硬件连线复杂，可靠性差，且单片机的端口数目、内部定时器和中断源的个数都有限，在实际应用中往往需要外加扩展芯片。

这无疑对系统的设计带来诸多不便。

现在有很多系统采用可编程逻辑器件CPLD作为控制核心。

它与传统设计相比较，不仅简化了接口和控制，提高了系统的整体性能及工作可靠性，也为系统集成创造了条件。

但可编程逻辑器件的D触发器资源非常有限，而且可编程逻辑器件在控制时序方面不如单片机那样方便，很多不熟悉的应用者往往感到应用起来非常的困难。

利用可编程逻辑器件和单片机构成的双向通信控制器克服了两者的缺点，且把二者的长处最大限度地发挥出来。

1 CPLD与单片机AT89C51双向串行通信原理1.1 单片机到可编程逻辑器件的串行通信单片机到CPLD的串行通信接口电路是利用VHDL语言在CPLD中设计一个串行输入并行输出的八位移位寄存器，其端口与单片机的P1.4～P1.7相连，如图1所示。

CS为单片机选信号，当其为低时使能八位寄存器；当DCLOCK信号的上升沿到达clk端口时，八位移位寄存器就会将单片机输出到cxin的一位数据移入；当单片机A寄存器中的八位数据欲传送给CPLD时，就在P1.6连续产生八次上升沿，单片机便顺次地将A中的数据移到cxin，八次后A中的数据段就会出现在CPLD的cxout中。

其VHDL源程序如下：entity cuanxing isport （clk，cxin，cs:in std_logic;cxout:out std_logic_vector（7 downto 0））;end;architecture rtl of cuanxing issignal shift:std_logic_vector（7 downto 0） ;八位暂存变量并行输出beginprocess（clk）beginif（cs=‘0’）thenshift <=（others=>‘0’）;若未被选中，输出全零elsif（clk‘event and clk=’1‘）then ;若上升沿到达clk时，被选中。

基于单片机和CPLD的PLC背板总线协议接口芯片设计

基于单片机和CPLD的PLC背板总线协议接口芯片
设计
摘要：设计了一组基于CPLD的PLC背板总线协议接口芯片，协议芯片可以区分PLC的背板总线的周期性数据和非周期性数据。

详细介绍了通过Verilog HDL语言设计状态机、协议帧控制器、FIFO控制器的过程，25MHz下背板总线工作稳定的试验结果验证了协议芯片设计的可行性。

可编程逻辑控制器(PLC)主机是通过背板总线支持扩展模块的连接，背板总线是PLC 主机同I/O扩展模块之间的高速数据通路，支持主机和扩展模块之间的I/O 数据刷新。

背板总线的技术水平决定了PLC 产品的I/O 扩展能力，是PLC 设计制造的核心技术。

目前，PLC 大多采用串行通信技术实现背板总线，串行总线引线少、硬件成本低，跟并行总线相比不容易受干扰，串行总线可以提高在恶劣的工厂和工业环境下自动化设备的可靠性。

用于串行通信技术的可选类型包括I2C、UART、SPI、USB 和以太网等，一般来说，很多作为PLC 主芯片的单片机自身都集成了这些外设部件。

但是单片机内部集成的I2C、UART、SPI 外设通信速率太慢，根本不能满足底板总线的通信速度要求。

USB 和以太网的通信速度虽然很快但由于它们都是通用的接口，在通信协议处理时需要单片机的干预，单片机处理数据速度较慢，因此整体通信速度仍然很慢。

一台大型的PLC 采集上千点I/O 数据的时间一般不到1ms,要满足如此高速的通信要求必须设计专门的背板总线。

基于CPLD的单片机PCI接口设计

与
信号用来。我们可以针对具体的应用选择支持其中部分信号线．还有一些信号线可以直接连电源豉接地。下面简单介绍一下常用信号线的功能ＡＤ［１０：地址数据多路复用信号。在亓３～】有效的第一个周期为地址，在面与而面同时有
而ｊ一：主设备准备好信号。由主设备驱动表示主设备已经准备好进行数据传输。
丽：从设备准备好信号。由从主设备驱动，
表示从设备已经准备好进行数据传输。当面
而同时有效时数据传输才会真正发生另外，还有面面
【ｌ０，４位控制信号线ｃＢ［ｏ外，还有而３～］／Ｅ３１～
ｉ、面而
、
命粤类型说明
保留
等重要的信号线让单片机有限的ＩＯ／
０ｌ００００ｊ０
０Ｉｌ０
特殊周期Ｕ读Ｏ
１／Ｏ写
ｌ０ｌ０ｌ００ｌ
维普资讯
０ｌ００Ｏｌ０ｊ
保留保留
ｊ００ｌｊｌ０ｌ
存储器多行读双地址周期
０ｌ０ｌ
０ｌＩｌ
存储器读
存储器写
Ｉ０ｌｌ
存储器
行读
Ｉｊ存储器写并无效ｊｌ
１Ｐｌ口设计原理ｃ接
ｌｌ０ｊ
保留配置读
配置写
端口来直接控制如此众多的信号线是不可能的。一种可行的方案就是利用ＣＰＬＤ作为淘通单片机与ＰＩ备间的桥梁，充分用ＣＬ中ＩＣ设ＰＤ／Ｏ资源丰富，用户可自定制逻辑的优势，来帮助单片机完成与Ｐ设备间的通信任务ＣＩ

基于CPLD的单片机之间的通信接口设计

本设计利用ＭＡＸ＋ｐｕ Ⅱ开发软件，通信控制ｌｓ在
板上用Ｅ１０芯片设计了一个三通道ＦＦ存储器ＰＫ３ＩＯ
阵列，过复用方式分别与通信控制板和有线传输板通上Ｃ８５Ｆ２０１００单片机的总线系统连接，通信控制板使
可以通过单片机总线与３有线传输板进行高速数据块
输出端口
通信，两块Ｅ１０芯片可与６块有线传输板进行用ＰＫ３高速数据通信。
２ＦＦ存储器阵列的设计ＩＯ
本设计采用了自下向上的层次化设计方法，底在层设计中，图形编辑输入法设计双向ＦＦ存储器用ＩＯ模块、语言描述输人法设计了与有线传输板接口的用单路逻辑端口和与通信控制板上Ｃ０１００单片机８５Ｆ２
旭
０００）３０６
厦ｆ３１０，．方自动控制技术研究所，原－６０５２北Ｉ太
摘要：绍了ＡＬＥ介ＴＲＡ公司ＣＬ器件ＥＩ０芯片的特点，用ＭＡＸ＋ｐｕＰＤＰＫ３利ｌｓⅡ开发软件在Ｅ１０芯片上设计了一个ＰＫ３
接口的多路逻辑端口等３个功能模块；在顶层设计中，
表２ＬＭ— ＩＯＤＰＦＦ — Ｃ存储器读写操作逻辑
直接调用了３双向ＦＦ存储器模块、个单路逻辑个ＩＯ３端口和一个多路逻辑端口，过逻辑组合组成一个３通通道双向ＦＦ存储器阵列，现了一个Ｃ０１００ＩＯ实８５Ｆ２单片机系统与其他３个Ｃ８５Ｆ２０１００单片机系统之间的总线接口，于通信控制板与３块有线传输板之间用的实时通信。

单片机与CPLD的接口设计

单片机与复杂可编程CPLD器件的接口设计一、基于总线结构的接口设计单片机与CPLD之间的三总线结构，如下图所示：二、实际电路连接双向数据总线即单片机P0口，该P0口同CPLD的IO口之间通过100欧电阻匹配连接，解决电路设计不合理时带来的实验板安全问题。

单向控制总线包括读写控制输出Rd和Wr，地址锁存信号ALE（AddressLockEnable）。

单向地址总线选择了16位地址最高位P27，以便单片机系统实现统一编址。

三、地址锁存，译码与统一编址单片机低8bit地址锁存，同样采用ALE信号加地址锁存器74373模式电路图：地址译码：编址：驱动对象电路设计无关位为“x ” LCD 使能 12864-YA 1602-YB16’b 1xxx-xxxx-xxx0-1010 典型地址：（x = 1）0xffea（x = 0）0x800a16’b 1xxx-xxxx-xxx0-1011 典型地址：（x = 1）0xffeb（x = 0）0x800b 数码管显示缓冲寄存器1YD16’b 1xxx-xxxx-xxx0-1100 典型地址：0xffec,0x800c 数码管显示缓冲寄存器2YE16’b 1xxx-xxxx-xxx0-1101 典型地址：0xffed,0x800d 数码管显示缓冲寄存器3YF16’b 1xxx-xxxx-xxx0-1110 典型地址：0xffee,0x800e 键盘输入 YD16’b 1xxx-xxxx-xxx0-1111 典型地址：0xffef,0x800fIO1 Y0 16’b 1xxx-xxxx-xxx0-0000IO2 Y1 16’b 1xxx-xxxx-xxx0-0001IO3 Y2 16’b 1xxx-xxxx-xxx0-0010IO4 Y3 16’b 1xxx-xxxx-xxx0-0011IO5 Y4 16’b 1xxx-xxxx-xxx0-0100IO6 Y5 16’b 1xxx-xxxx-xxx0-0101预留 Y6 16’b 1xxx-xxxx-xxx0-0110预留 Y7 16’b 1xxx-xxxx-xxx0-0111预留 Y8 16’b 1xxx-xxxx-xxx0-1000预留 Y9 16’b 1xxx-xxxx-xxx0-1001预留 YA 16’b 1xxx-xxxx-xxx0-1010四、电路设计1、LCD总线接口设计2、数码管接口设计硬件电路CPLD内部电路其中7segscan模块采用VerilogHDL语言描写_7segscan(clk,dataA,dataB,dataC,dataD,segd,sel); input [7:0]dataA;input [7:0]dataB;input [7:0]dataC;input [7:0]dataD;input clk;output [7:0]segd;output [3:0]sel;reg [7:0]segd;reg [3:0]sel;reg [1:0]i; always@(posedge clk)begini<=i+1;case(i)0:beginsegd=dataA;sel=8;end1:beginsegd=dataB;sel=4;end2:beginsegd=dataC;sel=2;end3:beginsegd=dataD;sel=1;enddefault:beginsegd=8'bx;sel=0;end endcaseendendmodule。

基于CPLD的单片机接口设计

基于ＣＰＬＤ的单片机接口设计作者：田开坤徐海霞来源：《现代电子技术》2008年第02期摘要：现在分离元件在很多电路设计中还在普遍使用，完成逻辑转换、地址译码、数据锁存等任务，在PLD技术相当成熟的今天，采用PLD代替传统分离元器件，将会极大地减小PCB尺寸，节约成本。

对CPLD器件和开发工具进行研究，提出一种单片机与CPLD总线接口方案。

运用该方案设计单片机系统实现A/D，D/A，LCD等多种外设的接口，电路简洁，并给出CPLD电路设计方案，总体电路原理图和关键程序代码。

关键词：CPLD；分离元件；PLD；EDA中图分类号：TP331.1 文献标识码：B 文章编号：1004-373X(2008)02-034-03Design of Single Chip Computer Interface Based on CPLDTIAN Kaikun，XU Haixia(Electrician and Electronics Experiment Center,Hubei NormalUniversity,Huangshi,435002,China)Abstract：Many circuit design still use separative components in nowadays,completes the logic to transform,the address decoding,the data lock saves and so on.Today the PLD technology has become more and more mature,using the PLD technology instead of tradational separative components not only reduce the PCB size,but also save the cost.This paper researches CPLD devices and the reference tools,proposes a bus interface between single chip computer and CPLD.The single chip computer system contain A/D,D/A,LCD and something else,adopting this way,making the circuit more easy and clear.This paper also gives CPLD circuit design scheme,circuit theory graphic and the main program code.Keywords：CPLD;separative components;PLD;EDA1 引言随着PLD（可编程器件）技术的成熟，应用越来越广泛。

单片机与cpld接口设计说明

摘要分析了基于FPGA／CPLD的EDA技术的特点与由其构成数字系统的优越性，并将它与单片机系统进行了比较，指出EDA技术克服了单片机本身难以克服的缺陷，将成为今后电子系统设计的主流。

针对可编程ASIC和MCS51单片机的特点，对两者之间的接口方式进行了分析。

用VerilogHDL给出了几个实用的接口参考程序。

VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,诞生于1982年。

1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。

自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。

此后VHDL 在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。

8051工作频率为11.0592MHZ CPLD(EPM7128SLC15)的工作频率为16.0000MHZ(有源晶振)进行接口连接，CPLD作为高速的地址缓存口，能够将数据地址部分进行暂时存储和译码，减少了多余的器件而使得设计布局更加合理。

关键词：EDA;CPLD/FPGA;单片机；VHDLABSTRACTBased on the analysis of the FPGA / CPLD of EDA technologies and the characteristics of a digital system by the superiority，And SCM system with a relatively，EDA that the SCM technology to overcome the deficiencies in itself difficult to overcome, the future will become the mainstream of electronic system design.MCS51 for programmable ASIC and the characteristics of SCM, the interface between the way the analysis.VHDL the English full name is Very-High-Speed Integrated Circuit HardwareDescription Language, was born in 1982. By the end of 1987, VHDL by the IEEE and the U.S. Department of Defense confirmed as the standard hardware description language. Since the publication of the IEEE VHDL version of the standard, IEEE-1076 (short version 87), the EDA companies have launched their own VHDL design environment, or to declare their own design tools and VHDL interface. Since then VHDL in the field of electronic design has been widely accepted and gradually replace the original non-standard hardware description language.8051 operating frequency of 11.0592 MHZ CPLD (EPM7128SLC15) the operating frequency of 16.0000 MHZ (Active crystal) interface connector, CPLD's address as a high-speed cache I can address some of the data for temporary storage and decoding, a decrease of Redundant device design and make distribution more reasonable.Keyword:EDA；SCM；CPLD/FPGA；VHDL；目录1 选题背景11.1 关于FPGA／CPLD和EDA技术11.2FPGA／CPLD与单片机21.2.1 单片机的学习效率较低21.2.2单片机本身的速度相对FPGA／CPLD来显得太慢22 硬件描述42.1单片机42.1.1单片机的特点42.1.2单片机的应用42.1.3单片机的基本组成42.1.4 MCS-51 的寻址方式52.1.5指令52.1.6计数初值的计算62.1.8串行口工作方式与帧格式72.2 FPGA/CPLD82.2.1 CPLD/FPGA特点82.2.2 CPLD102.2.3 FPGA112.2.4 VHDL语言描述132.3单片机与复杂可编程CPLD 器件的接口设计352.3.1总线方式353.3.2 独立方式372.3.3基于总线结构的接口设计382.3.4 实际电路连接392.3.5 地址锁存，译码与统一编址402.3.6 LCD 总线接口设计422.3.7 数码管接口设计433 软件程序设计463.1 软件程序简介463.1.1 Quartus II 图形用户界面的基本设计流程463.1.2 其它 EDA 工具与 Quartus II 软件配合使用时的基本设计流程473.1.3 cpld 与8051的总线接口方式设计流程图483.1.4 cpld 与8051的总线接口VHDL源码493.1.5 仿真步骤与其结果63结论67致68参考文献69附录691 选题背景目前，单片机在我国电子系统的设计中已得到广泛的应用，使我国的电子系统智能化水平在广度和深度上发生了质的飞跃。

单片机与CPLD协同设计实验系统

单片机与CPLD协同设计实验系统近年来，随着电子技术的飞速发展，单片机（Microcontroller）和CPLD（Complex Programmable Logic Device）作为嵌入式系统设计中的两个重要元件，逐渐成为工程领域的焦点。

单片机拥有强大的计算和控制能力，而CPLD则可以实现复杂的逻辑功能，二者相互结合可以实现更多更强大的应用。

本文将介绍单片机与CPLD协同设计实验系统的原理、应用以及未来发展方向。

一、概述单片机与CPLD协同设计实验系统是一种结合了单片机和CPLD技术的实验平台，用于验证和研究不同技术之间的协同工作方式。

该实验系统可以通过多种接口方式连接单片机和CPLD，实现数据传输和控制信号的交互。

通过该系统，可以进行嵌入式系统的设计、开发和验证，提高系统的可靠性和扩展性。

二、原理单片机与CPLD协同设计实验系统的原理主要包括接口连接和通信协议。

在硬件设计方面，通过引脚的连接，将单片机和CPLD相连。

在软件设计方面，通过编程实现单片机和CPLD之间的数据传输和控制。

具体的原理如下：1. 接口连接单片机和CPLD之间的连接可以通过多种方式实现，常用的有并行接口（如GPIO）、串行接口（如SPI、I2C）和通用总线接口（如USB、PCI）等。

通过这些接口，可以实现数据的输入和输出，并控制CPLD的工作状态。

2. 通信协议单片机与CPLD之间的通信需要使用一种协议，以确保数据的正确传输和高效处理。

常见的通信协议包括UART、SPI、I2C等。

这些协议可以实现单片机和CPLD之间的双向数据传输和控制。

三、应用单片机与CPLD协同设计实验系统的应用非常广泛。

它可以应用于各个领域的嵌入式系统开发和教育培训。

以下是该系统的一些主要应用：1. 嵌入式系统设计与开发通过单片机与CPLD协同设计实验系统，可以进行嵌入式系统的设计与开发。

以智能家居系统为例，可以通过单片机来控制温度、照明等功能，而CPLD则用于实现数据的处理和传输，以及各个功能模块的调度和控制。

一种基于CPLD的单片机与PCI接口设计解决方案

一种基于CPLD的单片机与PCI接口设计解决方案0 引言8 位单片机在嵌入式系统中应用广泛,然而让它直接与PCI 总线设备打交道却有其固有缺陷。

8 位单片机只有16 位地址线,8 位数据端口,而PCI 总线2.0 规范中,除了有32 位地址数据复用AD[3～0]外,还有FRAME、IRDY、TRDY等重要的信号线。

让单片机有限的I/O 端口来直接控制如此众多的信号线是不可能的。

一种可行的方案就是利用CPLD 作为沟通单片机与PCI 设备间的桥梁, 充分利用CPLD 中I/O 资源丰富、用户可自定制逻辑的优势,来帮助单片机完成与PCI 设备间的通信任务。

1 PCI 接口设计原理1.1 PCI 总线协议简介这里只讨论PCI 总线2.0 协议,其它协议仅仅是在2.0 的基础上作了一些扩展,仅就单片机与PCI 设备间的通信来说,意义不大。

PCI 总线是高性能局部总线,工作频率0～33MHz,可同时支持多组外围设备。

在这里,我们只关心单片机与一个PCI 设备间通信的情况,而且是以单片机与CPLD 一方作为主控方,另一方作为PCI 从设备。

这样做的目的是为了简化问题,降低系统造价。

PCI 总线上信号线虽然多,但并不是每个信号都要用到。

实际上PCI 设备也并不会支持所有的信号线,比如错误报告信号PERR 与SERR 在网卡中就不支持。

我们可以针对具体的应用选择支持其中部分信号线,还有一些信号线可以直接连电源或接地。

下面简单介绍一下常用信号线的功能。

AD[31～0]：地址数据多路复用信号。

在FRAME 有效的第一个周期为地址,在IRDY 与TRDY 同时有效的时候为数据。

C/BE[3～0]：总线命令与字节使能控制信号。

在地址中传输的是总线命。

基于单片机和CPLD的数字继电保护装置系统设计

基于单片机和CPLD的数字继电保护装置系统设计0 引言ATMEL 公司的ATMEGAl28，有丰富的片内资源：它带有8 路10 位的AD转换器，128K 的FLAsH 程序存储空间，4K 的RAM 数据存储空间，4K 的EEPROM 掉电保持数据存储空间，可通过SPI 实现系统内编程，高级语言编程采用功能强大且高效率的GCC 编译器和GDB 调试器，ATMEGAl28 单片机是目前为止GCC 所支持的唯一一种8 位处理器。

ATMEGAl28 采用了Harvard 结构，具有独立的数据和程序总线，从而使得处理器指令和数据并行，大大提高了处理效率。

程序存储器的指令通过一级流水线运行。

CPU 在执行一条指令的同时读取下一条指令(而传统的51 系列的单片机一般没有带内置的AD 转换器，没有FLASH 程序存储空间，只有128KB 的数据存储空间，没有EEPROM 掉电保持数据存储空间。

CPLD 由完全可编程的与／或门阵列以及宏单元构成。

与／或阵列是可重新编程的，可以实现多种逻辑功能。

宏单元则是可实现组合或时序逻辑的功能模块，同时还提供了真值或补码输出和以不同的路径反馈等额外的灵活性。

xilinx 设计的CPLD 采用了一种创新的全数字内核，能够以极低的功耗达到同样的性能水平。

这使得我们在高性能和低功耗设计中使用同一种CPLD 结构。

CPLD有可重新编程、简单易用、低成本、非易失和高保密等特点。

选用Xinlin 公司的X9572 利用VHDL 语言可以实现245、573、GAL 等等多种外围芯片的设置。

在微机保护产品中采用ATMEGAl28 处理器取代传统的8 位或16 位单片机，可以在硬件资源、开发平台等方面取得很多优越性，并通过与CPLD 的配合，完成一些复杂的算法，所以基于ATMEGAl28 和X9572 这种CPLD 平台电动机。

单片机与CPLD接口及数码管驱动设计

机选择 STC 的 STC89C52，编写以下 c 代码：
#include "STC89C51RC.H" //STC 单片机头文件，
相当与一般 51 单片机的 reg51.h
#include <absacc.h> // 单片机 C 语言绝对地址宏
定义头文件，例如对 XBYTE 的定义
// 根据显示缓冲寄存器 CLK 始终编制信号 YC、 YD、YE、YF 确定地址为 0xffec、0xffed、0xffee、 0xffef
时钟
2Bit 计数器
译码
图10 CPLD驱动的数码管扫描电路原理框图根据以上显示原理，电路如图 11 所示，在
Max+plusII 环境中直接调用 8D 数据锁存器 74273b 做显示缓冲器，数据输入端口接单片机 P0 口，CLR 接 VCC（也可以接 MCU 的某个 IO 实现清零），CLK 由 WR 与译码地址 YC ～ YF 相或，数据选择器 led_ sel、计数器 counter、2-4 译码器 decode2_4 均由 Max+plusII 集成 LPM（参数可配置）模块配置向导直接生成。显示缓冲器输出给 4 选 1 数据选择器由 led_ sel 控制分时送显，时钟由 MCU ALE 信号由 div_clk 分频后给计数 counter，计数器输出接数据选择器得到数码管段码 DISP[7..0]，计数器输出经过 2-4 译码器 decode2_4 译码得 SEG[4..1]，SEG[4..1] 依次译码为 8、 4、2、1（共阳极数码管决定），保证每时间段只有一
图3 地址锁存仿真时序图