超大规模集成电路期终总复习资料
《超大规模集成电路设计》考试习题(含答案)完整版
1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？集成电路的发展过程:•小规模集成电路(Small Scale IC，SSI)•中规模集成电路(Medium Scale IC，MSI)•大规模集成电路(Large Scale IC，LSI)•超大规模集成电路(Very Large Scale IC，VLSI)•特大规模集成电路(Ultra Large Scale IC，ULSI)•巨大规模集成电路(Gigantic Scale IC，GSI）划分集成电路规模的标准2．超大规模集成电路有哪些优点？1. 降低生产成本VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少.2.提高工作速度VLSI内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得.3. 降低功耗芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降.4. 简化逻辑电路芯片内部电路受干扰小,电路可简化.5.优越的可靠性采用VLSI后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。
6.体积小重量轻7.缩短电子产品的设计和组装周期一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度.3．简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。
1、形成N阱2、形成P阱3、推阱4、形成场隔离区5、形成多晶硅栅6、形成硅化物7、形成N管源漏区8、形成P管源漏区9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装，完成集成电路的制造工艺4．在VLSI设计中，对互连线的要求和可能的互连线材料是什么？互连线的要求低电阻值：产生的电压降最小；信号传输延时最小（RC时间常数最小化）与器件之间的接触电阻低长期可靠工作可能的互连线材料金属（低电阻率），多晶硅（中等电阻率），高掺杂区的硅(注入或扩散)（中等电阻率）5．在进行版图设计时为什么要制定版图设计规则？—片集成电路上有成千上万个晶体管和电阻等元件以及大量的连线。
集成电路分析期末复习总结要点
集成电路分析集成工业的前后道技术：半导体（wafer）制造企业里面，前道主要是把mos管，三极管作到硅片上，后道主要是做金属互联。
集成电路发展：按规模划分，集成电路的发展已经历了哪几代？参考答案：按规模，集成电路的发展已经经历了：SSI、MSI、LSI、VLSI、ULSI及GSI。
它的发展遵循摩尔定律解释欧姆型接触和肖特基型接触。
参考答案：半导体表面制作了金属层后，根据金属的种类及半导体掺杂浓度的不同，可形成欧姆型接触或肖特基型接触。
如果掺杂浓度比较低，金属和半导体结合面形成肖特基型接触。
如果掺杂浓度足够高，金属和半导体结合面形成欧姆型接触。
、集成电路主要有哪些基本制造工艺。
参考答案：集成电路基本制造工艺包括：外延生长，掩模制造，光刻，刻蚀，掺杂，绝缘层形成，金属层形成等。
光刻工艺：光刻的作用是什么？列举两种常用曝光方式。
参考答案：光刻是集成电路加工过程中的重要工序，作用是把掩模版上的图形转换成晶圆上的器件结构。
曝光方式：接触式和非接触式25、简述光刻工艺步骤。
参考答案：涂光刻胶，曝光，显影，腐蚀，去光刻胶。
26、光刻胶正胶和负胶的区别是什么？参考答案：正性光刻胶受光或紫外线照射后感光的部分发生光分解反应，可溶于显影液，未感光的部分显影后仍然留在晶圆的表面，它一般适合做长条形状；负性光刻胶的未感光部分溶于显影液中，而感光部分显影后仍然留在基片表面，它一般适合做窗口结构，如接触孔、焊盘等。
常规双极型工艺需要几次光刻？每次光刻分别有什么作用？参考答案：需要六次光刻。
第一次光刻--N+隐埋层扩散孔光刻；第二次光刻--P+隔离扩散孔光刻第三次光刻--P型基区扩散孔光刻；第四次光刻--N+发射区扩散孔光刻；第五次光刻--引线接触孔光刻；第六次光刻--金属化内连线光刻掺杂工艺：掺杂的目的是什么？举出两种掺杂方法并比较其优缺点。
参考答案：掺杂的目的是形成特定导电能力的材料区域，包括N型或P型半导体区域和绝缘层，以构成各种器件结构。
超大规模集成电路设计导论(VLSI)总复习(全英)
VLSI复习题型：缩写5题10分简答12题60分计算3题30分Chapter 011.How to evaluate performance•Cost•Reliability•Speed (delay, operating frequency)•Power dissipation2.Regenerative property3.Delay :Chapter 021.Inverter layout2.Photolithography process1)Oxidation layering(氧化层)2)Pthotoresist coating（涂光刻胶）3)Stepper exposure（光刻机曝光）4)Photoresist development and bake(光刻胶的显影和烘干)5)Acid etching（酸刻蚀）6)Spin, rinse, and dry（旋转，清洗和干燥）7)Various process steps：Ion implantation（离子注入）Plasma etching（等离子刻蚀）Metal deposition（金属沉淀）8)Photoresist removal( or ashing) 去除光刻胶（即“沙洗”）Chapter 031.Linear/ Saturation mode2.Long channel vs short channel3.Capacitances= structure capacitances+channel capacitances+MOS diffusion capacitances4.Resistance=MOS sructure resistance+source and drain resistance+cantact resistance+wiringresistanceWith silicidation R方块ˆ is reduced to the range 1 to 4 Ω/方块（source and drain resistance）Chapter 041.C wire = C pp + C fringe + C interwire2.Dealing with resistance:1)Use better interconnect materials2)More interconnect layers3.RC Mode•Lumped RC model–total wire resistance is lumped into a single R and total capacitance into a single C–good for short wires; pessimistic and inaccurate for long wires•Distributed RC model–circuit parasitics are distributed along the length, L, of the wire4.DelayDelay of a wire is a quadratic function of its length, LThe delay is 1/2 of that predicted (by the lumped model)5.Reflection coefficient【画传输图（or 波形），计算题】Chapter 051.V M∝(W/L)p/(W/L)nIncreasing the width of the PMOS moves V M towards V DD,‰Increasing the width of theNMOS moves V M towards GND.2.Delay3.Power in CMOS1.Dynamic power consumption: charging and discharging capacitors;Not a function of transistor sizes;Need to reduce C L,Vdd,and f to reduce power.2.Short circuit currents: short circuit path supply rails during switching;Keep the input and output rise/fall times the same;If Vdd<Vtn+|Vtp|,then short-circuit power can be eliminated.3.Leakage: leaking diodes and transistors4.Technology scaling modelsFull scalingFixed voltage scalingGeneral scalingChapter 061.Static CMOS- output connected to either Vdd or GND via a low-resistance path⏹High noise margins⏹Low output impedance, high input impedance⏹No steady state path between Vdd and GND⏹Delay is a function of load capacitance and transistor resistanceDynamic CMOS--relies on temporary storage of signal values on capacitance of high-impedance circuit nodes.⏹Simpler, faster gates⏹Increased sensitivity to noise2.Static vs dynamic circuit⏹In static circuit at every point in time (except when switching) the output is connectedto either GND or V DD via a low resistance path.--fan-in of N requires 2N devices⏹Dynamic circuits rely on the temporary storage of signal values on the capacitance ofhigh impedance nodes--requires only N+2 transistors--takes a sequence of precharge and conditional evaluation phases to realize logicfunctions.●conditions on output1) once the optput of a dynamic gate is discharged, it cannot be charged again until thenext precharge opreation.2) Inputs to the gate can make at most one transition during evaluation.3) Output can be in the high impedance state during and after evaluation(PDN off), stateis stored in C L.●Properties of Dynamic Gates1)Logic function is implemented by the PDN only–number of transistors is N + 2 (versus 2N for static complementary CMOS)–should be smaller in area than static complementary CMOS2)Full swing outputs (VOL = GND and VOH = VDD)3)Nonratioed--sizing of the devices is not important for proper functioning (only for performance)4) Faster switching speeds5) Power dissipation should be better- consumes only dynamic power –no short circuit power consumption since the pull- up path is not on when evaluating-lower C L--both C int(since there are fewer transistors connected to the drain outpu t) and C ext(since there the output load is one per connectedgate, not two) -by construction can have at most one transition per cycle – no glitching6) Needs a percharge clockbinational vs Sequential logic4.Why PMOS in PUN and NMOS in PDN?Threshold drops5.Ratioed logic: Pseudo-NMOS→Small area and load, but static power dissipationChapter 07tch vs Register⏹Latch: level sensitive----As for positive: passes inputs to Q when the clock is high----transparent mode;When clock is low----hold mode⏹Flip-flop: edge sensitive2.Bistable circuit:The cross coupling of two inverters results in a bistablecircuit (a circuit with two stable states)⏹Have to be able to change the stored value by making A (or B) temporarily unstable byincreasing the loop gain to a value larger than 1Done by applying a trigger pulse at Vi1 or Vi2the width of the trigger pulse need be only a little larger than the total propagation delayaround the loop circuit (twice the delay of an inverter)⏹Two approaches used1.cutting the feedback loop (mux based latch)2.overpowering the feedback loop (as used in SRAMs)3.MS ET timing properties⏹Set-up time: time before rising edge of clk that D must be valid⏹Propagation delay: time for QM to reach Q⏹Hold time: time D must be stable after rising edge of clk4.Pipelining5.Schmitt Trigger(rise—P; fall—N)Chapter 091.Cross Talk: An unwanted coupling from a neighboring signal wire to a network nodeintroduces an interference that is generally called cross talk.2.Dealing with Capacitive Cross Talk•Avoid floating nodes•Protect sensitive nodes•Make rise and fall times as large as possible•Differential signaling•Do not run wires together for a long distance•Use shielding wires•Use shielding layers3.Cross Talk and Performance: when neighboring lines switch in opposite direction of victimline, delay increases.4.Impact of resistance is commonly seen in power supply distribution:–IR drop–Voltage variationsChapter 101.Clock Nonidealities:⏹Clock skew: Spatial variation in temporally equivalent clock edges;⏹Clock jitter: Temporal variations in consecutive edges of the clock signal⏹Variation of the pulse width2.Clock Uncertainties----Source of clock uncertainty（图形填空）（重点）简答题：•Clock‐Signal Generation (1)•Manufacturing Device Variations (2)•Interconnect Variations (3)•Environmental Variations (4 and 5)•Capacitive Coupling (6 and 7)3.Impact of Positive/Negative Clock Skew and Clock jitter (重点)1.Positive clock skew:Clock and data flow in the same direction2.Negative clock skew: Clock and data flow in opposite directions3.Jitter cause T to vary on a cycle-by-cycle basisCombined impact of skew and jitter:Constraints on the minimum clock period (positive)4.To reduce dynamic power, the clock network must support clock gating (shutting down(disabling the clock ) units)5. Clock distribution techniques--Balanced paths(H-tree network, matched RC trees)--Clock grids: minimize absolute delay6.Matched RC trees, represents a floor plan that distributes the clock signal so that the interconnections carrying the clock signals to the functional subblocks are of equal length.7. 彩图9：The unbalanced load creates a large skew, by careful tuning of the wire width, the load is balanced, minimizing the skew.8. Dealing with Clock Skew and Jitter•To minimize skew, balance clock paths using H-treeor matched-tree clock distribution structures. •If possible, route data and clock in opposite directions;eliminates races at the cost of performance.•The use of gated clocks to help with dynamic power consumption make jitter worse.•Shield clock wires (route power lines –VDD or GND –next to clock lines) to minimize/eliminate coupling with neighboring signal nets.•Use dummy fills to reduce skew by reducing variations in interconnect capacitances dueto interlayer dielectric thickness variations.•Beware of temperature and supply rail variations and their effects on skew and jitter. •Power supply noise fundamentally limits the performance of clock networks.Chapter 111.Full adder(P=A+B)2.Static vs dynamic Manchester Carry ChainStatic dynamic3.Square Root Carry Select Adder (PPT 24)4.Wallace‐Tree Multiplier(PPT 32)5.Logarithmic ShifterChapter 121.Semiconductor Memory Classification2.Bit line & word line3.Memory Timing(DRAM vs SRAM)DRAM: Multiplexde AddressingSRAM: Self-timed Address Switching/Changing 4.MOS OR ROM5. SRAM vs DRAM6. DRAM Timing7. SRAM ATD(Address Transition Detection)Chapter 131.Two Important Test Properties•Controllability ‐measures the ease of bringing anode to a given condition using only the input pins•Observability ‐measures the ease of observing thevalue of a node at the output pins2.Test Approaches•Ad‐hoc testing•Scan based test•Self test3.Scan Register11。
《超大规模集成电路设计》考试习题(含答案)完整版分析
1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？集成电路的发展过程:•小规模集成电路(Small Scale IC，SSI)•中规模集成电路(Medium Scale IC，MSI)•大规模集成电路(Large Scale IC，LSI)•超大规模集成电路(Very Large Scale IC，VLSI)•特大规模集成电路(Ultra Large Scale IC，ULSI)•巨大规模集成电路(Gigantic Scale IC，GSI）划分集成电路规模的标准2．超大规模集成电路有哪些优点？1. 降低生产成本VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少.2.提高工作速度VLSI内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得.3. 降低功耗芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降.4. 简化逻辑电路芯片内部电路受干扰小,电路可简化.5.优越的可靠性采用VLSI后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。
6.体积小重量轻7.缩短电子产品的设计和组装周期一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度.3．简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。
1、形成N阱2、形成P阱3、推阱4、形成场隔离区5、形成多晶硅栅6、形成硅化物7、形成N管源漏区8、形成P管源漏区9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装，完成集成电路的制造工艺4．在VLSI设计中，对互连线的要求和可能的互连线材料是什么？互连线的要求低电阻值：产生的电压降最小；信号传输延时最小（RC时间常数最小化）与器件之间的接触电阻低长期可靠工作可能的互连线材料金属（低电阻率），多晶硅（中等电阻率），高掺杂区的硅(注入或扩散)（中等电阻率）5．在进行版图设计时为什么要制定版图设计规则？—片集成电路上有成千上万个晶体管和电阻等元件以及大量的连线。
集成电路期末复习127页PPT
41、俯仰终宇宙，不乐复何如。 42、夏日长抱饥，寒夜无被眠。 43、不戚戚于贫贱，不汲汲于富贵。 44ห้องสมุดไป่ตู้欲言无予和，挥杯劝孤影。 45、盛年不重来，一日难再晨。及时 当勉励 ，岁月 不待人 。
56、书不仅是生活，而且是现在、过 去和未 来文化 生活的 源泉。 ——库 法耶夫 57、生命不可能有两次，但许多人连一 次也不 善于度 过。— —吕凯 特 58、问渠哪得清如许，为有源头活水来 。—— 朱熹 59、我的努力求学没有得到别的好处， 只不过 是愈来 愈发觉 自己的 无知。 ——笛 卡儿
拉
60、生活的道路一旦选定，就要勇敢地 走到底 ，决不 回头。 ——左
中国科学院大学 段成华 VLSI 超大规模集成电路 期末复习笔记(1到10章)
MOS 管 耗尽区电荷以及宽度
阈值电压的定义，饱和区线性区等阶段的电流
阈值电压：强反型发生时
饱和区： 与 Vgs-Vt 平方成正比
线性区：
ID
n
(VGS
VT
)VDS
VDS 2
2
Vds 较小时忽略平方项，就是线性关系
沟调效应
增加 Vds 会使漏结的耗尽区变大，缩小了有效沟道长度。 影响为：Vds 会增大 ID
Vdd Vdd 0 'Supply' VgspVdd gatep dc='Supply' Vgsngaten Gnd dc='Supply'
.dc Vgsp0 'Supply' 'Supply/20' .dc Vgsn0 'Supply' 'Supply/20'
.print dc I1(mp) .print dc I1(mn)
* Set TSMC 0.18um library
*.model pch PMOS level=49 version = 3.1 *.model nch NMOS level=49 version = 3.1
.options list node post measout * Option List: Prints a list of netlist elements, node connections, and values for components, voltage and current sources, parameters, and more. * Option Node: Prints a node cross-reference table. * Option Post: Saves simulation results for viewing by an interactive waveform viewer. * Option Measout: Outputs .MEASURE statement values and sweep parameters into an ASCII file.
大规模知识点总结要点
大规模集成电路设计及应用第一章概论1、系统：硬件开发、软件开发、软硬件协同设计2、集成电路发展史：（1）1904年，英国电气工程师Fleming发明真空二极管，标志着世界从此进入了电子时代（2）1906年，美国Lee De Forest 发明真空三极管，为电子计算机的发展奠定了基础（3）1946年，美国宾夕法尼亚大学诞生了第一台电子计算机（4）1940年，贝尔实验室Russel发明PN结（5）1947年，贝尔实验室John Bardeen和Walter Brattain 发明点接触晶体管（Point Contact Transistor）（6）1951年，贝尔实验室William Shockley发明了结型晶体管（Junction Transistor）（7）1958年，发明集成电路（采用一定的制造工艺，把整个电路的元器件制作在同一块半导体基片上，构成特定功能的电子电路）（8）1958年，TI公司Jack Kilby用5个集成原件做出了简单振荡器（9）1959年，发明平面工艺技术（10）1957年，Fairchild公司Robert Noyce及同事Jean Hoerni发明了刻蚀氧化硅工艺，使复杂集成电路成为可能（11）1960年，Bell实验室Kahng和Atalla造出第一个MosFet（12）1967年，Bell实验室的Kahng和Sze发明浮栅（Floating Gate）工艺（13)1970年，Intel公司 1K DRAM芯片（硅栅PMOS工艺）（14）1971年，Intel4004（硅栅PMOS工艺）3、我国集成电路发展史（1）1956年，研制出第一个锗晶体管（2）1965年，研制出第一片集成电路4、集成电路的分类①按集成电路规模（1）小规模（Small Scale IC） <10门（2）中规模（Medium Scale IC） 10~100门（3）大规模（Large Scale IC） 100~1000门（4）超大规模（Very Large Scale IC） 10000~1M（5）特大规模（Ultra Large Scale IC） 1M~100M（6）巨大规模（Gigantic Scale IC）>100M②按制造工艺（1）双极IC（2）CMOS IC（3）Bi-CMOS IC③按处理信号的类型（1）模拟集成电路（2）数字集成电路（3）数模混合集成电路④按设计方法（1）全定制设计（2）半定制设计（3）可编程设计⑤按生产目的（1）通用集成电路（2）专用集成电路（ASIC）5、集成电路设计方法（1）设计要求①开发时限尽可能短②计算设计费用，制造费用，人工费等设计成本③设计正确性④设计工程集成化要求更好的EDA工具⑤可测试性（2）一般的设计流程①系统描述→行为级仿真及优化→前端设计（寄存器传输级设计综合→门级综合仿真→测试生成）②后端设计（电路设计及分析→物理设计及优化→版图设计验证）→芯片制造（3）集成电路设计能力的发展趋势：芯片复杂度的增长速度超过了设计能力的增长速度解决方案：①采用更有效的设计方法和设计流程②采用更有效、更适合的EDA设计工具③采用更高层次的设计综合方法和最强有力的验证手段，保证设计的一次成功④采用低功耗设计方法解决功耗问题⑤在前端设计时充分考虑后端设计的要求，减少迭代次数⑥采用可测试设计方法，保证芯片的可测试性（4）层次化设计：自顶向下、自底向上抽象层次（5）结构化设计第二章VLSI制造工艺与版图设计1、集成电路是由一些单个的器件组成的，每种器件基于版图设计由若干工艺步骤制造完成。
集成电路CAD复习提纲(ending)
I DS
KP
W
2 L0 2LD
V
GS
V T H 1 λV DS
2
25.模型参数提取技术 电路模拟的精确度不仅与器件模型本身有关，还与给定的器件模型参数值是否正确密切有关。所以准确地获取模型 参数是电路分析的重要工作。 26.模型参数提取方法 （1）用仪器直接测量 （网络分析仪测试 S 参数，晶体管特性图示仪 I-V 特性） （2）从工艺参数获得模型参数（根据工艺条件、样品测试图及设计参数 ） （3）模型参数的计算机优化提取（测量较少的器件电特性，采用最优化的曲线拟合）
第的时间内，用最低的成本，获得最佳的设计指标，且所用的芯片面积/功耗最小. 8.设计方法的种类 ·全定制设计方法 ·半定制设计方法 ·定制设计方法 ·可编程逻辑器件（PLD）设计方法 ·逻辑单元阵列设计方法 (FPGA) 【这两种自己制作】 9.全定制设计方法 适用范围：要求获得最高速度、最低功耗和最小芯片面积的设计 设计方法：利用人机交互式图形编辑系统，由版图设计人员进行版图中各个器件的设计和器件之间的互连设计。 特点：对每个晶体管进行电路参数和版图优化，以获得最佳的性能（包括速度和功耗）以及最小的芯片面积。 10.半定制设计方法 适用范围：要求成本低、周期短、生产批量比较小的芯片设计 设计方法：对门阵列芯片作“单独处理” ，即根据网络的要求，考虑如何进行门的布局和门之间的连线，也就是对用 于接触孔和连线的掩膜版（一般为 2~4 层掩膜）进行单独的设计和制作；然后再次进行工艺加工完成芯片的未完工 序。
电子科技大学中山学院—2— 厚德 博学 求是 创新
《超大规模集成电路设计方法学导论》 授课/张华斌 提纲/王嘉达
教材/杨之廉 申明 授课/张华斌 考核方式/日常作业 3 次 10% | 实验上机 5 次 30% 提纲/王嘉达 | 期末笔试 60%
集成电路期末考试知识点复习资料
14、什么是欧姆接触和肖特基接触？
在半导体表面制作金属层后，如果参杂浓度较高，隧道效应抵消势垒的影响形成欧姆接触：如果参杂浓度较低，金属和半导体结合面就形成肖特基接触。
15、多晶硅的特点？多晶硅是单质硅的一种形态、特性随结晶度与杂质原子而改变、应用广泛
1
1、哪一年在哪儿发明了晶体管？发明人哪一年获得了诺贝尔奖？
1947贝尔实验室 肖克来 波拉坦 巴丁 发明了晶体管 1956获诺贝尔奖
2、世界上第一片集成电路是哪一年在哪儿制造出来的？发明人哪一年为此获得诺贝尔奖？
德州仪器公司1958年发明 2000获诺贝尔奖
3、什么是晶圆？晶圆的材料是什么？
晶圆是指硅半导体集成电路制作所用的硅晶片，材料是硅
16、在 及双极型器件中，多晶硅可用来做什么？
栅极、源极与漏极（或双极器件的基区与发射区）的欧姆接触、基本连线、薄结的扩散源、高值电阻等
17、什么是材料系统？
由一些基本材料，如在, 或制成的衬底上或衬底内，用其它物质再生成一层或几层材料。
18、半导体材料系统？是指不同质的几种半导体(与与等)组成的层结构
4、目前主流集成电路设计特征尺寸已经达到多少？预计2016 年能实现量产的特征尺寸是多少？主流0.18 22
5、晶圆的度量单位是什么？当前主流晶圆的尺寸是多少？英寸12英寸
6、摩尔是哪个公司的创始人？什么是摩尔定律？英特尔芯片上晶体管数每隔18个月增加一倍
7、什么是？英文全拼是什么？片上系统
8、说出、 和 的中文含义。代工 无生产线 无芯片
双极性晶体管（）、结型场效应管（）、P型场效应管（）、N型场效应管（）、互补型金属-氧化物-半导体场效应管（）和双极性管（）等
超大规模集成电路的总结
超大规模集成电路的总结电信08 陈敏捷学号：200810235【摘要】：英文名称:A circuit containing one hundred thousand to one million electronic units on a chip.简称“vlsi电路”。
指几毫米见方的硅片上集成上万至百万晶体管、线宽在1微米以下的集成电路。
由于晶体管与连线一次完成，故制作几个至上百万晶体管的工时和费用是等同的。
大量生产时，硬件费用几乎可不计，而取决于设计费用。
国际上硅片面积已增至厘米见方，管数达十亿个而线宽为0至1微米。
超大规模集成电路：VLSI (Very Large Scale Integration)通常指含逻辑门数大于10000 门(或含元件数大于100000个)。
【关键词】：双极型集成电路微处理器晶体管逻辑电路集成电路技术得克萨斯半导体计算机触发器集成运放电路公司【简介】：集成电路具有体积小，重量轻，引出线和焊接点少，寿命长，可靠性高，性能好等优点，同时成本低，便于大规模生产。
它不仅在工、民用电子设备如收录机、电视机、计算机等方面得到广泛的应用，同时在军事、通讯、遥控等方面也得到广泛的应用。
用集成电路来装配电子设备，其装配密度比晶体管可提高几十倍至几千倍，设备的稳定工作时间也可大大提高。
集成电路按集成度高低的不同可分为SSI 小规模集成电路(Small Scale Integrated circuits)MSI 中规模集成电路(Medium Scale Integrated circuits)LSI 大规模集成电路(Large Scale Integrated circuits)VLSI 超大规模集成电路(Very Large Scale Integrated circuits)ULSI 特大规模集成电路(Ultra Large Scale Integrated circuits)GSI 巨大规模集成电路也被称作极大规模集成电路或超特大规模集成电路(Giga Scale Integration)。
集成电路复习总结
集成电路复习总结第一篇：集成电路复习总结1、中英名词解释（1）IC（Integrated Circuit）：集成电路，是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互联，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。
（2）摩尔定律（Moore's Law）：芯片上晶体管数目每隔18个月翻一番或每三年翻两番，性能也会增加一倍。
（3）SOC（system on chip）：在一个微电子芯片上将信息的采集、传输、存储、处理等功能集成在一起而构成系统芯片。
（4）EDA（Electronic-System Design Automation）：电子设计自动化（5）能带：能量越高的能级，分裂的能级越多，分裂的能级也就相邻越近，这些邻近的能级看起来就像连续分布，这样的多条相邻近的能级被称为能带（6）本征半导体：是一种完全纯净的、结构完整的半导体晶体。
（经过一定的工艺过程将纯净的半导体制成的单晶体称为本征半导体。
导带中的自由电子与价带中的空穴都能参与导电。
）（7）肖特基接触：金属与半导体接触并且金属的费米能级低于N 型半导体或高于P型半导体的费米能级，这种接触为肖特基接触。
（8）MESFET：（Metal-Semiconductor Filed Effect Transistor），即金属-半导体场效应晶体管（9）Spice（Simulation Program with Integrated Circuit Emphasis）：集成电路仿真程序，主要用来在电路硬件实现之前读电路进行仿真分析。
（10）FPGA(Filed Programmable Gate Array)：现场可编程门阵列。
（又称逻辑单元阵列，Logic Cell A）（11）IP（Intellectual Property）：知识产权。
超大规模集成电路设计考试复习提纲
超大规模集成电路设计秋季学期考试复习提纲第一章集成电路设计进展一、基本概念1．集成电路制造工艺发展水平的衡量指标。
2．集成电路制造工艺的特点。
3．集成电路的分类方式与设计需具备的四个要素。
4．集成电路设计方法的演变过程。
5．新型EDA工具的发展趋势。
二、论述与分析1．集成电路制造工艺的发展趋势。
2．集成电路产业结构经历的变革。
3．何谓全定制设计、半全定制设计和定制设计。
4．基于EDA工具，简述一般IC的设计步骤。
5．集成电路的基本设计方法。
第二章集成电路制造工艺一、基本概念1．常用的集成电路制造工艺。
2．集成电路生产制造基本流程。
3．版图的定义、组成。
4．CMOS数字集成电路的延迟组成。
二、论述与分析1．Bipolar、MOS/CMOS等集成电路制造工艺的各自特性。
2．CMOS反相器的门延迟。
3．连线延迟。
第三章集成电路设计描述与仿真一、基本概念1．在数字系统集成电路设计中，需要完成两方面任务。
2．描述方式和描述域。
3．集成电路硬件设计通常的分层。
4．集成电路设计验证及常用方法。
5．集成电路设计验证中的逻辑仿真。
二、论述与分析1．描述方式一般选择原则。
2．模拟（或称仿真）过程与形式验证。
3．仿真建模与仿真流程。
第四章集成电路设计综合一、基本概念1．设计综合定义与分类。
2．逻辑综合定义、步骤和输入信息。
3．CMOS数字集成电路总功耗的组成。
4．高功耗对集成电路的影响。
5．功率优化应在不同的设计层次上进行。
二、论述与分析1．逻辑综合的方法与策略。
2．CMOS静态功耗的成因与动态功耗的成因。
3．静态功耗与动态功耗的常用优化方法。
第五章集成电路测试与可测试性设计一、基本概念1．集成电路测试的基本定义与概念。
2．逻辑门层次的故障模型。
3．测试生成一般方法和算法生成的一般步骤。
4．集成电路可测试性设计的相关概念与设计方法种类。
二、论述与分析1．集成电路测试的基本思想与面临的挑战。
2．对于数字集成电路建立故障模型的基本要求。
超大规模集成电路期终复习题
VLSI总复习题一、选择题：1. 下列哪一步不属于光刻过程（ C ）A 涂胶 B显影 C 离子注入 D刻蚀2. 下列哪一个不属于MOS反相器的类型（ C ）A.(E/D)B.(E/R) C (D/E) D.CMOS3. 上题2中，（ D ）属于无比电路。
4. 当Vgs<0, Vds>Vt时，NMOS晶体管处在（A ）状态A 截止 B饱和 C 线性 D.击穿5. 在工艺尺寸相同，NMOS管与PMOS管的驱动能力之比约为（ B）A．2/5 B.5/2 C.1/5 D.5/16. MOS管的阈值（开启）电压不受下列哪个参数影响（D ）A.衬底掺杂浓度B.栅极绝缘材料C.栅极导电材料D.源漏掺杂浓度7. 衬偏效应对阈值电压的影响（A ）A. 增加B.减小C.不变8. 对于短沟道而言，沟道长度调制效应对Ids的影响（ A ）A. 增加B.减小C.不变9. 以下不是防止寄生晶体管的措施有( C )A.场区掺杂B.增加衬底偏压C.减小栅氧化层厚度D.增厚场区SIO210. 大电容负载通常采用逐级放大的方法驱动，如下图所示，应采用逐级放大，每级放大的等比例因子为（ B ）。
A.2B.3C.4D.511. 下列哪一项不属于引起CMOS静态功耗的电流（C ）A.栅极漏电流B.源漏极反偏漏电流C.场开启漏电流D.亚阈漏电流12.如下图，设P管和N管的驱动能力均为β，若输入A,B为（0,0）时，此二输入或非门导电因子为（A ），若输入A,B为（1,1）时，导电因子为（ B ）A.β/2B.2βC. βD.2/3β13. CMOS传输高电平，当 时NMOS为（C ），PMOS为（A ）。
A.线性状态B. 饱和状态C.截止状态D.击穿状态14.可编逻辑阵列PLA（ B ）A.与固定，或可编程B.与，或均可编程C.与可编程，或固定15.下列哪一项不属于RS触发器的功能（C ）A.置0B.置1C.翻转D.保持16.若存储器存储容量为4K×4（位）等于（C ）字节。
期中复习提纲_560605766
《数字大规模集成电路》期中复习提纲电路类型静态特性动态特性互连线寄生电容类型及随工艺变化趋势，各种介质材料电阻率的相对大小集总RC线的延时计算（Elmore延时），分布rc线的延时特征PN结二极管一阶近似模型等效结电容的概念MOS管各种工作状态的界定及电流公式，衬偏效应及公式，沟长调制效应，二阶效应的概念MOS管电容模型（掌握成因和类型，不要求计算）CMOS反相器VTC曲线，开关阈值，噪声容限，VTC曲线随电源电压、工艺偏差或器件尺寸的变化趋势传遍延时随电压的变化趋势，反相器链的延时优化CMOS组合逻辑电路构造规则，晶体管尺寸设计，VTC曲线随输入组合的变化趋势传遍延时随输入组合的变化趋势，组合逻辑链的延时优化及相关概念有比逻辑电路结构及优缺点，DCVSL电路结构及优缺点（负载管交叉连接导致的有比逻辑现象）负载管对延时的影响传输管逻辑电路结构及优缺点，阈值损失问题，传输门电路及特点传输门链的延时优化动态逻辑电路结构、工作原理及优缺点，阈值电压和噪声容限的分析，多米诺逻辑和NP-CMOS动态逻辑TpLH、TpHL和预冲时间，信号完整性问题电路评价指标：芯片成本、电路延时、电路功耗，掌握定义、会计算功耗优化：动态功耗、短路功耗和静态功耗的定义和计算，理解各电路因素对功耗的影响并能有针对性地进行优化，掌握开关活动性（翻转概率）的计算和优化，理解功耗与速度的折中关系（降低电压会导致功耗和速度同时下降）工艺缩放：器件参数和指标在恒定电场或恒定电压条件下的缩放规律，局部互连线和全局互连线的缩放规律计算方法：大信号情况下可取两端点值求平均以近似等效连续变化的物理量期中考试时间：11月6号（周二）上午9:00~11:00，考试地点：CI-101、CI-102题型与平时作业相类似，大概有7~8道大题，闭卷，可带计算器期中答疑时间：11月4号（周日）上午9:30~11:30、下午14:30~17:30，地点：H303B 除此之外，任课老师上班时间基本上都在H303B，可随时答疑作业上的问题建议先找助教（王亚伟，H305E）答疑，仍有疑问者再找任课老师小考而已，请大家放轻松，并祝大家考试顺利！。
集成电路复习资料
集成电路复习资料(大国际二班出品)一、名词解释:微电子学:微电子学(Microelectronics)是电子学的一门分支学科,主要是研究电子或离子在固体材料中的运动规律及其应用,并利用它实现信号处理功能的学科。
它以实现电路和系统的集成为目的的。
摩尔定律:摩尔定律是由英特尔(Intel)创始人之一戈登·摩尔(Gordon Moore)提出来的。
其内容为:当价格不变时,集成电路上可容纳的晶体管数目,约每隔18个月便会增加一倍,性能也将提升一倍。
特征尺寸:在集成电路领域,特征尺寸是指半导体器件中的最小尺寸。
在CMOS 工艺中,特征尺寸典型代表为“栅”的宽度,也即MOS器件的沟道长度。
N型半导体:也称为电子型半导体。
N型半导体即自由电子浓度远大于空穴浓度的杂质半导体。
IC(Integrated Circuit):集成电路,缩写为IC;顾名思义,就是把一定数量的常用电子元件,如电阻、电容、晶体管等,以及这些元件之间的连线,通过半导体工艺集成在一起的具有特定功能的电路。
BJT(Bipolar Junction Transistor—BJT):双极结型晶体管的缩写,又常称为双载子晶体管。
它是通过一定的工艺将两个PN结结合在一起的器件,有PNP和NPN 两种组合结构。
MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET):金属-氧化物半导体场效应晶体管,简称金氧半场效晶体管,是一种可以广泛使用在模拟电路与数字电路的场效晶体管。
CMOS(Complementary Metal Oxide Semiconductor):互补金属氧化物半导体,电压控制的一种放大器件。
是组成CMOS数字集成电路的基本单元。
More than Moore:超越摩尔定律也称超摩尔,在无线通信等应用的拉动下,微电子技术不仅按摩尔定律指引的按比例缩小方向发展,逐渐形成了“超摩尔定律”的发展趋势。
超大规模集成电路总结
超大规模集成电路课程总结姓名：王可可学号：2016170819专业：集成电路工程导师：易茂祥2016年10月16日目录简介 (3)1、VLSI测试与可测试性设计 (4)1.1 VLSI测试的重要性 (4)1.2 测试与设计 (5)2、FPGA研究 (6)2.1 FPGA介绍 (6)2.2 相关的FPGA研究 (6)2.2.1加速机理 (6)2.2.2 PUF (7)3、3D芯片测试 (7)3.1 3D芯片介绍 (7)3.2 3D芯片测试 (8)4、总结 (9)简介英文名称：A circuit containing one hundred thousand to one million electronic units on a chip.简称：“VLSI电路”。
指几毫米见方的硅片上集成上万至百万晶体管、线宽在1微米以下的集成电路。
集成电路具有体积小，重量轻，引出线和焊接点少，寿命长，可靠性高，性能好等优点，同时成本低，便于大规模生产。
它不仅在工、民用电子设备如收录机、电视机、计算机等方面得到广泛的应用，同时在军事、通讯、遥控等方面也得到广泛的应用。
用集成电路来装配电子设备，其装配密度比晶体管可提高几十倍至几千倍，设备的稳定工作时间也可大大提高。
集成电路按集成度高低的不同可分为：(1)SSI小规模集成电路(Small Scale Integrated circuits)(2)MSI中规模集成电路(Medium Scale Integrated circuits)(3)LSI大规模集成电路(Large Scale Integrated circuits)(4)VLSL超大规模集成电路(very large scale intergrated circuits ULSI)（5）GSI巨大规模集成电路也被称作极大规模集成电路或超特大规模集成电路(Giga Scale Integration)。
1、VLSI测试与可测试性设计1.1 VLSI测试的重要性随着集成电路的集成度越来越大，芯片的测试技术也给我们带来新的挑战，集成度的增大使芯片的故障率也随之增大，这样我们设计的测试电路也越来越困难。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
（4）当Vds增大到一定极限时，由于电压过高，晶体管被 雪崩击穿，电流急剧增加。
2019/11/22
9
第三节 MOS管的电流电压
一、NMOS管的I~V特性
推导NMOS管的电流——电压关系式： 设：Vgs>Vtn，且Vgs保持不变， 则：沟道中产生感应电荷，根据电流的定义有：
Ids
栅下感应总电子电荷数
MOSFET（Metal Oxide Semi-conductor Field Effect Transistor），是构成VLSI的基本元件。 简单介绍MOS晶体管的工作原理。
一、半导体的表面场效应 1、P型半导体
图 1 P 型半导体
2019/11/22
4
2、表面电荷减少
图 2 表面电荷减少
2019/11/22
电子平均传输时间
Qc
其中：
沟道长度 L 电子运动速度
v
2019/11/22
10
v=n*Eds n为电子迁移率（cm²/v*sec）
Eds=Vds/L 沟道水平方向场强
代入： v=（n*Vds）/L
代入：
L2
n Vds
有了，关键是求Qc，需要分区讨论：
2019/11/22
PMOS管：Vtp<0 增强型 Vtp>0 耗尽型
按负载元件：电阻负载、增强负载、耗尽负载和互补负载。
按负载元件和驱动元件之间的关系：有比反相器和无比反
相器。
Vdd
负 载 元 件
V0
驱
动
Vi
元
件
Vss
2019/11/22
17
2. MOS反相器
反相器是最基本的逻辑单元。MOS管构成反相器有四种类 ①E/R MOS反相器：有比反相器
11
（1）线性区：Vgs-Vtn>Vds
设：Vds沿沟道区线性分布 则：沟道平均电压等于Vds/2
由电磁场理论可知：Qc= oox EgWL
其中： Eg (Vgs Vtn) Vds / 2
tox
tox 为栅氧厚度
o 为真空介电常数
ox 为二氧化硅的介电常数
W 为栅的宽度
2019/11/22
导电因子
则：Ids=β n[(Vgs-Vtn)-Vds/2]Vds
——线性区的电压-电流方程
当工艺一定时，K一定，β n与（W/L）有关。电 子的平均传输时间∝L²。
2019/11/22
13
（2）饱和区：Vgs-Vtn<Vds
L
S
D
Vgs-Vtn △L Vds-(Vgs-Vtn)
Vds
Vgs-Vtn不变，Vds增加的电压主要降在△L上，由 于△LL，电子移动速度主要由反型区的漂移运 动决定。所以，将以Vgs-Vtn取代线性区电流公式 中的Vds得到饱和区的电流——电压表达式：
2
Vgs Vtn
Ids n
2
2019/11/22
14
（3）截止区：Vgs-Vtn≤0 Ids=0 （4）击穿区：电流突然增大，晶体管不能正常工作。
2019/11/22
15
转移特性曲线
Ids
0 Vt
Vgs
转移特性曲线
2019/11/22
16
第四节 MOS反相器
NMOS管：Vtn>0 增强型 Vtn<0 耗尽型
5
3、形成耗尽层
耗尽层（高阻区）
图 3 形成耗尽层
2019/11/22
6
4、019/11/22
7
三、MOS管的工作原理
S
D
G
n P-Si 衬底
n
Eds
多I数ds载流子
2019/11/22
8
Vgs<Vtn, 晶体管截止 VgsVtn，晶体管开启，设Vgs保持不变。
2019/11/22
18
（4）、CMOS反相器
CMOS反相器由一个P沟道增强型MOS管和一个N沟道 增强型MOS管串联组成。通常P沟道管作为负载管，N沟道 管作为输入管。
两 个 MOS 管 的 开 启 电 压 VthP<0 ， VthN >0，通常为了保证正常工作，要求 VDD>|V(thP|+VthN。
如图a——b段
若输入vI为低电平(如0V)，则负载管 导通，输入管截止，输出电压接近VDD 。
VDD S
G
TL
D
vI
vO
D
G
T0
S
CMOS反相器
若输入vI为高电平(如VDD)，则输入管导通，负载管截止， 输出电压接近0V。
0≤Vi<Vtn时： n截止 p线性 （Vi<Vtn<Vo+Vtp）
p管无损地将Vdd传送到输出端：Vo=Vdd
期末总成绩分布： 重点章节：第3、4、5、6章占90% 非重点章节：第1、2、7章占10%
第三章 器件设计技术
2019/11/22
2
本节重点： 1.半导体表面场效应。 2.Mos晶体管的工作原理。 3.NMOS管的电流—电压特性。 4.CMOS反相器结构及工作原理。
2019/11/22
3
第二节 MOS晶体管的工作原理
（1）当Vds=0时，S、D之间没有电流Ids=0。 （2）当Vds>0时，Ids由S流向D，Ids随Vds变化基本呈线性
关系。
（3）当Vds>Vgs-Vtn时，由于沟道电阻Rc正比于沟道长度L， 而Leff=L-L变化不大，Rc基本不变，沟道上的电压降 （Vgs-Vtn）基本保持不变。所以，Ids=(Vgs-Vtn)/Rc不变， 即电流Ids基本保持不变，出现饱和现象。
L 为栅的长度
12
Ids
Qc
o ox
Vgs
Vtn
2
V2dsWL
o
ox
L tox
t ox Vds
n
W L
Vgs
Vtn
V2dsVds
n
令：Cox= o ox/tox 单位面积栅电容
K= Cox n
工艺因子
βn=K(W/L)