第16讲 CPU 的结构和功能
唐朔飞《计算机组成原理》课后习题详解(CPU的结构和功能)【圣才出品】
8.2课后习题详解1．CPU有哪些功能？画出其结构框图并简要说明每个部件的作用。
答：CPU功能：CPU具有控制程序的顺序执行、产生完成每条指令所需的控制命令、控制各种操作的执行时间、对数据进行算术和逻辑运算以及处理中断等功能，其框图如图8-5所示。
图8-5图中寄存器包括专用寄存器（如程序计数器、指令寄存器、堆栈指示器、存储器地址寄存器、存储器数据寄存器、状态寄存器等）以及通用寄存器（存放操作数）；CU产生各种微操作命令序列；ALU完成算术和逻辑运算；中断系统用于处理各种中断。
2．什么是指令周期？指令周期是否有一个固定值？为什么？答：指令周期是CPU每取出并执行一条指令所需的全部时间，也即CPU完成一条指令的时间。
操作指令又可以分为：取指，分析，执行指令。
取指阶段完成取指令和分析指令的操作，又称取指周期；执行阶段完成执行指令的操作，又称执行周期。
指令周期=取指周期+执行周期。
因为各种指令操作功能不同，所以各种指令的指令周期也不同，指令周期的长度主要受到指令在执行阶段的访存次数和执行阶段需要完成的操作的影响。
如图8-6所示，各种指令周期的比较结果表明指令周期没有固定值。
图8-6各种指令周期的比较3．画出指令周期的流程图，分别说明图中每个子周期的作用。
答：指令周期图如图8-7所示：取指周期完成取指令和分析指令的操作；间址周期用于取操作数的有效地址；执行周期完成执行指令的操作；中断周期是当CPU响应中断时，由中断隐指令完成保护程序断点、硬件关中断和向量地址送PC（硬件向量法）的操作。
图8-74．设CPU内有这些部件：PC、IR、SP、AC、MAR、MDR和CU。
（1）画出完成间接寻址的取数指令“LDA @X”（将主存某地址单元的内容取至AC 中）的数据流（从取指令开始）。
（2）画出中断周期的数据流。
答：CPU数据流向与所采用的数据通路结构直接相关，不同的数据通路中的数据流是不一样的。
通常用的数据通路结构方法有直接连接、单总线、双总线、三总线等形式。
CPU基础讲解
前端总线 是指CPU与主板北桥之间的数据通道，前 端总线也称为CPU总线，是PC系统中最快 的总线。CPU就是通过前端总线与北桥芯 片连接，并通过北桥芯片与内存、显卡进 行数据交换。所以，前端总线频率越大， 表示CPU与内存之间数据传输能力越大， 就更能充分发挥CPU的功能。
高速缓存 高速缓存即Cache,其全称是高速缓冲存储 器，是位于CPU与内存之间的临时存储器， 是一种容量比内存小但速度比内存快得多 的存储器，其读写速度仅次于CPU。当内 存的速度满足不了CPU速度的要求时，速 度比内存更快的缓存就可以为CPU和内存 之间提供一个高速的数据缓冲区域。 所以，缓存的作用就是暂时存储CPU要读 取的数据，减少内存的压力。
CPU主频:3100MHz 外频:100MHz 倍频:31倍 总线频率:5.0GT/s CPU插槽插槽类型LGA 1155 针脚数目:1155pin CPU内核核心代号:Sandy Bridge CPU架构:Sandy Bridge 核心数量:双核心线程数四线程 制作工艺:32 纳米 热设计功耗(TDP)65W 内核电压:1.152V CPU缓存:一级缓存2×64KB,二级缓存2×256KB,三级缓存3MB 技术参数指令集MMX，SSE（1，2，3，3S，4.1，4.2），EM64T，VT-x， AES，AVX 显卡参数:集成显卡 显卡基本频率:850MHz 显卡最大动态频率1.1GHz
CPU的封装技术 CPU的封装技术是指采用特定材料将CPU的内核 和其他元件固化在其中以防损坏的保护措施。 目前采用的CPU封装多采用绝缘的塑料或陶瓷材 料包装起来能起着密封和提高芯片电器性能的作 用。由于现在处理器芯片的内频越来越高，功能 越来越强，引脚数越来越多，封装的外形也不断 在改变。目前主流的CPU封装技术有mPGA、 OPGA、CPGA、FC-PGA2等。Intel CPU大多数 采用LGA封装技术，AMD CPU多采用mPGA封装 技术。
CPU的结构和功能解析
CPU的结构和功能解析CPU（Central Processing Unit，中央处理器）是计算机中的核心部件，负责执行指令、进行算术和逻辑运算以及控制外部设备的操作。
CPU的结构和功能是计算机硬件设计中的重要内容。
本文将对CPU的结构和功能进行解析。
一、CPU的结构1. 控制器（Control Unit）：控制器是CPU的指挥中心，负责协调和控制整个计算机系统的运行。
它从内存中读取指令并对其进行解释与执行。
控制器由指令寄存器（Instruction Register，IR）、程序计数器（Program Counter，PC）和指令译码器（Instruction Decoder）等构成。
-指令寄存器（IR）：用于存储当前从内存中读取的指令。
-程序计数器（PC）：存储下一条需要执行的指令在内存中的地址。
- 指令译码器（Instruction Decoder）：对指令进行解码，将其转化为相应的操作信号。
2.运算器（ALU）：运算器是负责执行算术和逻辑运算的部件。
它可以进行整数运算、浮点数运算、位操作等。
运算器通常包含多个加法器、乘法器和逻辑门电路，以实现不同的运算功能。
3. 寄存器（Registers）：寄存器是CPU内部的高速存储器，用于存储指令、数据、地址等信息。
寄存器分为通用寄存器、程序计数器和状态寄存器等多种类型。
-通用寄存器：用于存储临时数据和计算结果，供运算器使用。
-程序计数器：存储下一条需要执行的指令的地址。
- 状态寄存器：用于存储CPU的运行状态，如零标志（Zero Flag）、进位标志（Carry Flag）等。
二、CPU的功能CPU的功能主要包括指令执行、运算处理、控制管理和数据存取等方面。
1.指令执行：CPU从内存中读取指令，进行解码并执行相应的操作。
不同指令的功能包括数据传输、算术运算、逻辑运算、条件分支、循环等。
2.运算处理：CPU通过运算器进行各种算术和逻辑运算。
算术运算包括加法、减法、乘法和除法等操作，逻辑运算包括与、或、非、异或等操作。
计算机组装与维护CPU 的功能组成以及主流品牌教案
《计算机组装与维护》教学设计教师：余静授课时间：2020年9月三、讲授新课1：什么是CPU？CPU( Central Processing Unit)，中文名称“中央处理器”或“中央处理单元”，又称“微处理器”。
CPU作为PC的核心，负责整个PC系统的协调、控制以及程序运行，伴随着大规模集成电路的技术革命，处理器核心已经集成了上百万个晶体管，是非常精密的系统CPU的物理组成：CPU的体积是计算机零部件中最小的，它内含数以千万计的晶体管。
一面为银色的金属盖，里面有整合式散热片用来保护内部芯片核心，另一面是密密麻麻的针脚（pin），不过，Intel最新推出的CPU已经取消针脚的设计，改为“接触点”，减少针脚意外断裂的风险。
CPU的主流厂家：重点讲Intel和AMD和IBM三家知名度高的产品，介绍一下cyrixIntelCPU的分类：低端的有：Celeron（赛扬）、Pentium（奔腾）、Atom（凌动）中端的有：Intel core 2duo（酷睿2双核）、Intel core i3（酷睿i3）、Intelcore i3（酷睿i5）高端的有：Intel core 2Quard（酷睿2四核），Intel core i7（酷睿i7）AMD公司的CPU分类：低端的有：sempron（闪龙）、LE表示单核，X2表示双核中端的有：Athlon（速龙）、X2表示双核，X3表示三核，X4表示4核高端的有：Fx系列和phenom（羿龙）X4表示4核，X6表示6核认真听—思考分析—发表见解—归纳提升通过PPT展示，形象直观地呈现信息，让学生更加明白计算机工作的整个流程。
8086cpu结构与功能
2. 指针与变址寄存器组
SP(Stack Pointer) ： 堆 栈 指 针 寄 存 器
BP(Base Pointer)：基地址指针
DI(Destination Index)：目的变址寄存器
寄存器的隐含用法 寄存器 执 行 操 作
AX AL
AH BX CX CL DX SP SI DI
4.ZF(Zero Flag)零进位
-----反映计算结果是否为0。若结果为零则ZF=1，否则ZF=0。
5.SF(Sign Flag)符号标志
-----反映计算结果最高位及符号位的状态。如果运算结果的最高位 为1则SF=1（对带符号数即为负数），否则SF=0（对带符号数 即为正数）。
6.OF(Overflow Flag)溢出标志
串行和并行方式的指令流水线：
• 串行工作方式： 控制器和运算器交替工作，按顺序完 成上述指令执行过程; • 并行工作方式： 运算器和控制器可同时工作。
串行工作方式：
• 8088以前的CPU采用串行工作方式：
CPU
BUS
取指令1
忙碌
执行1
存结果1 取指令2 取操作数 执行2 忙碌 忙碌 忙碌
BIU动作
(2) 控制标志位
TF：陷阱标志位（Trap Flag）。 当TF=1时，将使CPU进入单步执行工作方式， 主要用于程序调试,单步操作； IF：中断标志位（Interrupt Flag）。 控制微处理器响应或禁止外部中断。 DF：方向标志位（Direction Flag）。
控制字节串或字串重复操作指令地址调整的步进
３ 8086与8088 CPU的区别
（1）86 CPU的数据外总线宽度为16位，因 此设有BHE；而88 CPU的数据外总线宽度 为8位，把BHE引脚改为SSO； （2）86CPU中的指令预取队列为6个字节， 而88CPU为4个字节； （3）86CPU选通存储器或I/O接口的信号是 M/IO ，低电平时选中I/O设备，高电平时选 中存储器；而88CPU是IO/M信号 ，低电平 时选中存储器，高电平时选中I/O接口。
CPU的组成和功能.
5.累加寄存器（AC） 累加寄存器AC通常简称为累加器，它是 一个通用寄存器。其功能是：当运算器 的算术逻辑单元ALU)执行算术或逻辑运 算时，为ALU提供一个工作区。累加寄 存器暂时存放ALU运算的结果信息。显 然，运算器中至少要有一个累加寄存器。 目前CPU中的累加寄存器，多达16个， 32个，甚至更多。当使用多个累加器时， 就变成通用寄存器堆结构，其中任何一 个可存放源操作数，也可存放结果操作 数。在这种情况下，需要在指令格式中 对寄存器号加以编址。
运算器 由算术逻辑单元(ALU)、累加寄存器、数据缓冲寄存器和状态条件寄 存器组成，它是数据加工处理部件。相对控制器而言，运算器接受控 制器的命令而进行动作 ，即运算器所进行的全部操作都是由控制器发 出的控制信号来指挥的，所以它是执行部件。 运算器有两个主要功能： (1) (2)执行所有的逻辑运算，并进行逻辑测试，如零值测试或两个值的比 较。 5.1.3 CPU中的主要寄存器 在CPU中至少要有六类寄存器。 这些寄存器用来暂存一个计算机字。 根据需要，可以扩充其数目。 1 DR:数据缓冲寄存器 数据缓冲寄存器用来暂时存放由内存储器读出的一条指令或一个数 据字；反之，当向内存存入一条指令或一个数据字时，也暂时将它们 存放在数据缓冲寄存器中。 缓冲寄存器的作用是 (1)作为CPU (2)补偿CPU和内存、外围设备之间在操作速度上的差别； (3)在单累加器结构的运算器中，数据缓冲寄存器还可兼作为操作数寄 存器。
4.地址寄存器（AR） 地址寄存器用来保存当前CPU所访问的内存单元的 地址。由于在内存和CPU之间存在着操作速度上的差 别，所以必须使用地址寄存器来保持地址信息，直到 内存的读/写操作完成为止 当CPU和内存进行信息交换，即CPU向内存存/取数 据时，或者CPU从内存中读出指令时，都要使用地址 寄存器和数据缓冲寄存器。同样，如果我们把外围设 备的设备地址作为像内存的地址单元那样来看待，那 么，当CPU和外围设备交换信息时，我们同样使用 地 址寄存器和数据缓冲寄存器。 地址寄存器的结构和数据缓冲寄存器、指令寄存器 一样，通常使用单纯的寄存器结构。信息的存入一般 采用电位-脉冲方式，即电位输入端对应数据信息位， 脉冲输入端对应控制信号，在控制信号作用下，瞬时 地将信息打入寄存器。
第八章CPU的结构和..
三、指令流水原理
1.顺序执行方式:串行执行
取指令 i
t取指令i
分析 i
t分析i
执行 i 取指令 i+1 分析 i+1
t执行i
执行 i+1
假设1：取指令、分析指令和执行指令所需时间分 别为t取指令、t分析和t执行。
结果1：执行n条指令所花的时间
T
(t
i 1
n
取指令i
t分析i t执行i )
取指令i 分 析i 取指令i+1 执 行i 分 析i+1 取指令i+2
t
执 行i+1 分 析i+2
t
t
执 行i+2
t
t
假设：如果指令执行的3个阶段所需时间均为△t。 结果： 二次重叠方式执行n条指令所需要的时间为：
T= 3△t+(n-1)△t =(2+n)△t
（3）指令执行阶段重叠执行，必须解决两个问题： 必须有独立的取指令部件、指令分析部件和指令 执行部件。 要解决访问主存冲突问题，通常有3种方法： 主存分成两个独立编址的存储器：一个是指 令存储器，专门存放指令；另一个是数据存储器， 专门存放数据。 主存采用低位交叉编址的并行存储器，在一个 存储周期中可以访问多个存储单元。 采用先行控制技术，这是解决访问冲突的根 本方法
SP →MAR →AB →M,PC →MDR →DB →M,入口地址→PC
地 址 总 线 MAR 数 据 总 线 控 制 总 线
CPU PC
存储器
CU
MDR
8.3
1. 2. 3.
指 令 流 水
一、如何提高机器速度 提高访存速度 高速芯片 Cache 中断 DMA 通道 改进算法 多体并行 I/O 处理机 快速进位链 多总线
单片机CPU的内部结构
• 最大模式：存储器与IO读写 信号由总线控制器产生，要 较多外围芯片。
• 最小模式：存储器与I/O读写 信号由CPU直接提供，外围 芯片较少。
联合使用。CPU每5个
10
时钟时钟周期检测一次
11
12
TEST信号，如高，继
13
续执行WAIT，否则， 跳过WAIT指令，执行
14 15 AD0 16
后续指令。
NMI 17 INTR 18
Intel 8088
33 32 31 30 29 28 27 26 25 24 23 TEST
• 可用来支持实现多CPU 协同工作。
14
) DF：方向标志，用来控制串操作指令的执 行。
– DF=0则串操作指令的地址自动增量； – 若DF=1，则自动减量。
) IF：中断标志，用来控制对可屏蔽中断的响 应。
– IF=1, 则允许CPU响应可屏蔽中断； – IF=0，则CPU不能响应可屏蔽中断。
) TF：单步标志。
– 若TF=1，则CPU进入单步工作方式，即CPU每执 行一条指令就自动产生一次内部中断；
Intel 8088
40 39 A15 38 A16/S3 37 36 35 A19/S6 34 33 32
31
30 29 28 27 26 25 24 23
共20根地址线，寻址空间
19 20
21
为：220＝1M
22
21 22
1
40
数据总线
A14 2 3
39 A15 38 A16/S3
4
37
分时输出的AD0～AD7，
5第一节cpu的内部逻辑结构一cpu的组成和功能1cpu的组成cpu主要由运算器控制器寄存器组和片内总线等组成2cpu的功能1指令控制2操作控制3时序控制4执行指令5数据加工运算2eu20位地址ahalbhbl加法器biuchcldhdlspesbpds总线siss控制csipdi逻辑数据算逻部件执行部件控制123456标志寄存器系统指令队列8086微处理器的内部结构4具体的说地址加法器将段寄存器16位的内容左移4位然后与指令指针寄存器ip的内容相加得到20位的物理地址
微处理器CPUCPU的内部和外部结构微处理器级总线
数据寄存器Data Register
存放数据
2.4 微处理器的寄存器组织
2.地址指针和变址寄存器（４个）
均
为
SP
地 址
BP
寄
SI
存 器
DI
堆栈指针寄存器Stack Pointer 基址指针寄存器Base Pointer 源变址寄存器Source Index 目的变址寄存器Destination Index
均为16位，也能存放数据
2.4 微处理器的寄存器组织
二.段寄存器
在微机系统的内存中通常存放着三类信息： 代码（指令码） 指示CPU执行何种操作。 数据（数值、字符等） 程序处理的对象或结果。 堆栈信息 被保存的返回地址和中间结果等。
代码段 数据段 堆栈段
2.4 微处理器的寄存器组织
８０８６／８０８８ＣＰＵ有４个段寄存器。
四.控制寄存器（2个）
1.指令指针寄存器(IP:Instruction Pointer )(16位)
指令指针寄存器相当于一般微处理器中的程
序计数器(PC:Program Counter )。
它始终指向CPU下一条要取指令所在存贮器单 元的偏移地址(段地址由CS提供)。
用户不能更改IP的值,只有CPU执行转移指令, 子程序调用指令和子程序返回指令以及中断处理 时,IP才作相应的改变。
2.2 微处理器的内部结构
指令寄存器（IR）
保存从存储器中读入的当前要执行的指令。
指令译码器（ID）
对指令寄存器中保存的指令进行译码分析。
控制逻辑部件
根据ID对指令的译码分析，发出相应的一系 列的节拍脉冲和电位（控制信号），去完成指令 的所有操作。
CPU的结构和功能
指令周期
资料仅供参考
程序的执行过程：
冯. 诺依曼 结构的计算机执行程序的顺序： 1. 正确从程序首地址开始. 2. 正确分步执行每一条指令，并形成下条待 执行指令的地址. 3.正确并自动地连续执行指令，直到程序的最 后一条指令.
指令周期
资料仅供参考
•指令的执行过程
—读取指令
指令地址送入主存地址寄存器
30 000 006
40 000 006
STA
00S0TA006
c
缓冲寄存器DR
数据总线DBUS
40
c
指令寄存器IR
指令周期
资料仅供参考
NOP指令和JMP指令的指令周期
NOP指令是一条空指令，包含两个CPU周期，第一个周 期取指令，第二个周期执行指令，因是空指令，所以操作 控制器不发出任何控制信号。
指令周期的基本概念
1. 指令周期：CPU每取出并执行一条指令，都要完成一系列 的操作，这一系列操作所需用的时间通常叫做一个指令 周期。
2. 机器周期：指令周期常常用若干个CPU周期数来表示， CPU周期也称为机器周期。
3. 时钟周期：由于CPU内部的操作速度较快，而CPU访问一 次内存所花的时间较长，因此通常用内存中读取一个指 令字的最短时间来规定CPU周期。而一个CPU周期时间又 包含有若干个时钟周期（通常称为节拍脉冲或T周期，它 是处理操作的最基本单位）。这些时钟周期的总和则规 定了一个CPU周期的时间宽度。
资料仅供参考
状态条件寄存器
程序记数器PC 000 02451 000000002241
地址寄存器AR
地址总线ABUS
算术逻辑单元
ALU
累加器AC 000 006
+1
CPU的结构
第八章CPU本章从分析CPU的功能和内部结构入手，详细讨论机器完成一条指令的全过程，以及为了进一步提高数据的处理能力，开发系统的并行性所采取的流水技术。
此外，本章还进一步概括了中断技术在提高整机系统效能方面的作用。
第一节CPU的功能和结构一、CPU的功能CPU是由运算器和控制器组成的，在这里我们重点介绍控制器的功能。
对于冯·诺依曼结构的计算机而言，一旦程序进入存储器后，就可由计算机自动完成取指令和执行指令的任务，控制器就是专用于完成此项任务的，它负责协调并控制计算机各部件执行程序的指令序列，其基本功能是取指令、分析指令和执行指令。
1．取指令控制器必须具备能自动地从存储器中取出指令的功能。
为此，要求控制器能自动形成指令的地址，并能发出取指令的命令，将对应此地址的指令取到控制器中。
第一条指令的地址可以人为指定，也可由系统设定。
2．分析指令分析指令包括两部分内容，其一，分析此指令要完成什么操作，即控制器需发出什么操作命令；其二，分析参与这次操作的操作数地址，即操作数的有效地址。
3．执行指令执行指令就是根据分析指令产生的“操作命令”和“操作数地址”的要求，开成操作控制信号序列（不同的指令有不同的操作控制信号序列），通过对运算器、存储器以及I/O设备的操作，执行每条指令。
此外，控制器还必须能控制程序的输入和运算结果的输出（即控制主机与I/O交换信息）以及对总线的管理，甚至能处理机器运行过程中出现的异常情况和特殊请求，即处理中断的能力。
总之， CPU必须具有控制程序的顺序执行（称指令控制）、产生完成每条指令所需的控制命令（称操作控制）、对各种操作实施时间上的控制（称时间控制）、对数据进行算术运算和逻辑运算（数据加工）和处理中断等功能。
二、CPU结构框图CPU由四大部分组成：地址寄存器，用于存放当前指令的地址；指令寄存器，用来存放当前指令和对指令的操作码进行译码；控制部件，能发出各种操作命令序列；ALU，用来完成算术运算和逻辑运算；为了处理异常情况和特殊请求，还必须有中断系统。
CPU架构：CPU架构详细介绍
CPU架构：CPU架构详细介绍1 概述CPU架构是CPU商给CPU产品定的⼀个规范，主要⽬的是为了区分不同类型的CPU。
⽬前市场上的CPU分类主要分有两⼤阵营，⼀个是intel、AMD为⾸的复杂指令集CPU，另⼀个是以IBM、ARM为⾸的精简指令集CPU。
不同品牌的CPU，其产品的架构也不相同，Intel、AMD的CPU是X86架构，IBM公司的CPU是PowerPC架构，ARM公司的CPU是ARM架构，国内的飞腾CPU也是ARM架构。
此外还有MPIS架构、SPARC架构、Alpha架构。
2 X86架构X86架构（The X86 architecture）是微处理器执⾏的计算机语⾔指令集。
X86指令集是美国Intel公司为其第⼀块16位CPU(i8086)专门开发的，美国IBM公司1981年推出的世界第⼀台PC机中的CPU--i8088(i8086简化版)使⽤的也是X86指令。
同时电脑中为提⾼浮点数据处理能⼒⽽增加的X87芯⽚系列数字协处理器则另外使⽤X87指令，，包括后来 Intel 80186、80286、80386以及80486，由于以“86”作为结尾，以后就将X86指令集和X87指令集统称为X86指令集。
虽然随着CPU技术的不断发展，Intel陆续研制出更新型的i80386、i80486直到今天的Pentium 4(以下简为P4)系列，但为了保证电脑能继续运⾏以往开发的各类应⽤程序以保护和继承丰富的软件资源，所以Intel公司所⽣产的所有CPU仍然继续使⽤X86指令集，所以它的CPU仍属于X86系列。
x86架构CPU主要应⽤领域：个⼈计算机、服务器等。
在PC端市场Wintel组合（windows系统 + intel处理器）占据了⼤部分江⼭，另外⼀部分有ADM占领。
⽬前国内有兆芯，从AMD和VIA获取授权，研发⾃⼰的X86CPU，有其它国产CPU + 国产操作系统（linux系）可以⽤于教育和事业单位以及军⼯⾏针对的是特殊⽤户，国产CPU和操作系统想进⼊民⽤市场，由于性能、价格以及⽣态系统等，仍需要继续优化打磨以及⼀个合适契机。
CPU的结构和功能
CPU的结构和功能网络热议的“缺芯少魂”中的“芯”即是指计算机的CPU和其它专用芯片，CPU是计算机的核心控制运算单元，专用芯片是针对特定领域具有一些特殊功能的CPU,几乎所以电子产品都离不开芯片技术的支持。
CPU算力越高计算机的性能越强，所谓“高端芯片”即是应用于个人电脑、手机等对CPU性能需求高的个人消费类IC。
这也是目前国内最稀缺，需要重点突破的领域。
CPU（Centra1ProcessingUnit）即中央处理器，是计算机系统中的核心组件,负责执行指令、控制计算机的各部件操作以及进行数据处理。
下面，我们一起了解一下CPU的主要组成部分及其功能：1、控制单元：负责解析和执行指令，协调计算机各个部件的操作。
它从内存中读取指令，并根据时钟信号按照一定步骤控制指令的执行。
2、算术逻辑单元：执行算术和逻辑运算，包括加法、减法、乘法、除法等数学运算，以及与、或、非、异或等逻辑运算。
3、寄存器：用于暂存和处理数据和指令。
CPU中有多种类型的寄存器，如通用寄存器、程序计数器（PC）、指令寄存器（IR）等，在数据处理和控制流程中起到重要作用。
4、数据通路：连接控制单元、A1U和寄存器等组件的数据传输路径。
数据通路通过数据总线、地址总线和控制总线实现不同组件之间的数据传递和控制信号的传输。
5、缓存：作为高速存储器件，用于临时存储频繁使用的数据和指令，以提高数据读取和写入速度。
6、总线接口：负责处理CPU与其他设备之间的数据传输和通信。
总线接口支持数据总线、地址总线和控制总线的连接和传输。
分外，现代CPU还可能具备以下功能:1、浮点运算单元：用于执行浮点数的运算，支持复杂的科学计算和图形处理。
2、分支预测：通过分析程序中的分支指令，预测下一条指令的执行路径，提高指令执行的效率和性能。
3、超线程技术：允许一个物理核心模拟出多个逻辑核心，同时处理多个线程，提高并行处理能力。
4、多核心架构：将多个处理核心集成到一个CPU芯片中，实现更高的计算性能和并行处理能力。
《CPU的结构和功能》课件
CPU的总线频率
1 定义与作用
2 与性能关系
3 技术发展
总线频率是指CPU与其他 设备进行数据传输的速率。
总线频率越高，数据传输 速度越快，系统性能越好。
总线频率随着技术进步不 断提高，实
降频与动态调频
根据负载需求动态调整CPU频率，减少能耗。
2
睡眠和唤醒
在空闲时进入睡眠状态，降低功耗，需要时快速唤醒。
使用简单指令，提高执行效率和编程灵活性。
2
CISC指令集
包含复杂指令，提供更多功能，但执行效率较低。
3
VLIW指令集
利用超长指令字，实现高度并行处理。
CPU的中断处理
中断概念
响应外部事件，暂停当前任务， 处理中断请求。
中断向量表
存储中断处理程序的地址，用于 快速响应中断。
异常处理
处理程序错误和非法操作，保护 系统稳定运行。
3
能效优化
通过硬件优化和软件调整，提高CPU的能效表现。
CPU的未来发展趋势
多核处理
集成多个核心，提高并行处理能力。
人工智能加速
针对机器学习和人工智能应用，进行专门优化。
更高的集成度
减小芯片尺寸，实现更高的集成度和更低的功耗。
CPU的结构和功能
本课程将介绍CPU的基本概念、主要结构、运行过程和功能分类，以及内部总 线的作用。还将涉及CPU的寄存器、指令寄存器、时钟频率、片上缓存和超线 程技术的应用。
CPU的架构设计
设计哲学
探索创新的架构设计，以提高性 能和能效。
集成电路设计
优化芯片和电路布局，提升计算 性能和可靠性。
架构优化
根据应用需求，优化CPU架构， 以实现更高的并行处理和低延迟。
CPU的功能和组成
CPU的功能和组成提交新文章CPU组成计算机的工作过程就是计算机执行程序的过程。
程序是一个指令序列，这个序列明确告诉计算机应该执行什么操作，在什么地方能够找到用来操作的数据。
一旦把程序装入主存储器，计算机就可以自动执行取出指令和执行指令的任务。
专门用来完成此项工作的计算机部件称为中央处理器（Central Processing Unit，CPU），做成单片集成电路的CPU通常又称为微处理器（Microprocessor）。
图3-1为陶瓷PGA封装的Intel 80486 DX2 CPU。
(a) 顶视图(b) 底视图图3-1 陶瓷PGA封装的Intel 80486 DX2 CPU计算机工业从1960年代早期开始使用CPU这个术语。
迄今为止，CPU从形态、设计到实现都已发生了巨大的变化，但是其基本工作原理却一直没有大的变化。
早期的CPU通常是为大型、特定的应用而定制的。
目前，这种为特定应用而设计定制CPU的昂贵方法，在很大程度上已经让位于开发可大规模生产的通用处理器。
这种标准化趋势，大致始于分立晶体管大型计算机（Mainframe）和小型计算机（Minicomputer）年代，并且随着集成电路（IC）的普及而大大加速。
集成电路可以把日益复杂的CPU设计制造在很小的空间里。
CPU的小型化和标准化，大大增加了这些数字器件在现代生活中的应用范围，远远超出了专用运算机器这一有限的应用。
现代微处理器已经随处可见，从汽车到手机，甚至儿童玩具。
3.1 CPU的功能和组成3.1.1 指令系统的发展指令是计算机硬件能够识别并直接执行操作的命令，一台计算机中所有指令的集合构成了该计算机的指令系统。
指令系统是表征一台计算机性能的重要因素，其格式与功能不仅直接影响到机器的硬件结构，也直接影响到系统软件，影响到机器的适用范围。
因此，设计一个合理有效、功能齐全、通用性强并且丰富的指令系统是至关重要的。
从计算机组成的层次结构来说，计算机的指令分为微指令、机器指令和宏指令三类。
CPU的结构和功能
CPU的结构和功能从今天起，进⼊CPU的微观世界，将CPU作为⼀个系统来拆分和讲解。
以前的总线，MEM，IO都是结构组成部分，在控制器的控制下，完成取值，执指的流程。
1.概述（What）CPU主要包括运算器和控制器两⼤部分。
⼀旦程序进⼊存储器后，可由计算机⾃动完成取指令和执⾏指令的任务。
控制器就是专⽤于完成此项⼯作的，它负责协同并控制计算机各部件执⾏程序的指令序列，其基本功能就是取指令、分析指令和执⾏指令。
1.1 组成（1）寄存器：存放下⼀指令地址；存放当前指令；存放操作数和计算结果；（2）CU：能发出各种操作命令序列的控制部件（3）ALU：完成算术和逻辑运算（4）中断系统：处理异常情况和特殊请求2.功能（Why）CPU需要具备控制程序顺序执⾏（指令控制）、产⽣完成每条指令所需的控制命令（操作控制）、对各种操作加以时间上的控制（时间控制）、对数据进⾏运算（数据计算）以及处理中断的功能。
CPU的基本功能就是取指令、分析指令和执⾏指令。
1.取指令控制器能⾃动形成指令的地址，并能发出取指令的命令，将此地址中的指令取到控制器中。
2.分析指令分析指令包括两部分：（1）此指令完成什么操作，即控制器需要发出什么操作命令（2）分析参与这次操作的操作数地址3.执⾏指令执⾏指令就是根据分析指令产⽣的“操作命令”和“操作数地址”的要求，形成操作控制信号序列，通过对运算器、存储器和I/O设备的操作，执⾏此指令。
4.此外控制器还要能控制主机与I/O设备交换信息及对总线的管理，甚⾄能处理机器运⾏过程中出现的异常情况（掉电）和特殊请求（打印），即处理中断的能⼒。
3.指令周期3.1 概述（What）周期指每个步骤所耗费的时间CPU取出⼀条指令并执⾏完成所需的全部时间称为指令周期（花费时间）。
设置CPU⼯作周期标志触发器对设计控制单元⼗分有利。
3.2 指令数据流（How）3.2.1取指数据流1.CU将PC寄存器中存储的指令地址送⾄MAR2.CU将地址经地址总线送⾄MEM，将读控制命令经控制总线送⾄MEM3.CU控制MEM将存储内容经数据总线送⾄MDR4.CU控制MDR将内容送⾄IR5.CU将PC内容加13.2.2间址周期的数据流1.CU检查IR中的指令是否需要间址，如果需要间址，将MDR中的地址送到MAR2.CU将MAR中的地址经地址总线送⾄MEM，将读命令经控制总线送⾄MEM3.CU将有效地址经数据总线送⾄MDR3.2.3执⾏周期的数据流不同指令在执⾏周期操作不同。
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8.2
取指周期 间址周期 执行周期 中断周期 IND
D
CPU 的 4个工作周期 个工作周期
EX
D
INT
D
1
FE
1
IND
1
EX
1
INT
二、 指令周期的数据流
1. 取指周期数据流
地 址 总 线 CPU 数 据 总 线 控 制 总 线
8.2
PC
MAR CU
+1 IR
MDR
2. 间址周期数据流
8.3
不同指令因重叠操作， 不同指令因重叠操作，可能改变操作数的 读/写 访问顺序 写
R1
ADD R4，R5，R1 • 读后写相关（WAR） 读后写相关（ ） STA M，R2 ， ADD R2，R4，R5 • 写后写相关（WAW） 写后写相关（ ） MUL R3，R2，R1 SUB 解决办法 R3，R4，R5 • 后推法
执行指令部件 完成
2. 指令的二级流水
执行指令 取指令 1 执行指令 1 执行指令 取指令 2 执行指令 2 取指令 3 执行指令 3
指令预取 若 取指 和 执行 阶段时间上 完全重叠 指令周期 减半 速度提高 1 倍
3. 影响指令流水效率加倍的因素
(1) 执行时间 > 取指时间 取指令 部件 指令部件 缓冲区 执行指令 部件
段
段
三段
分段
段
8.4 中断系统
一、概述
1. 引起中断的各种因素 … (1) 人为设置的中断 如 转管指令
转管指令
管理程序
…
(2) 程序性事故 (3) 硬件故障 (4) I/O 设备 (5) 外部事件
溢出、操作码不能识别、 溢出、操作码不能识别、除法非法
用 键盘中断 现行程序
2. 中断系统需解决的问题
执行阶段 执行周期 执行指令） （执行指令）
取指阶段 取指周期 取指、分析） （取指、分析）
指令周期
2. 每条指令的指令周期不同
取指周期 指令周期
8.2
NOP
取指周期
执行周期
指令周期
ADD mem
取指周期
执行周期 … 指令周期
MUL mem
3. 具有间接寻址的指令周期
取指周期 间址周期 指令周期 执行周期
2
DI FI
3
CO DI FI
4
FO CO DI FI
5
EI WO FO EI WO CO DI FI FO DI FI EI CO DI FI WO EI WO FO DI FI EI CO DI FI WO EI FO CO DI WO EI WO FO EI WO EI WO CO FO CO FO CO FO
8.3
通过编译优化技术，把可并行执行的指令搭配起来 通过编译优化技术，
指令序列
IF ID EX WR
0
1
2
3
4
5
6
7
8
9
10 11
12
13
时钟 周期
2. 超流水线技术
在 一个时钟周期 内 再分段 （ 3 段）
8.3
一个功能部件使用多次（ 在一个时钟周期内 一个功能部件使用多次（ 3 次） 不能调整 指令的 执行顺序 靠编译程序解决优化问题
锁 存
回 写 结 果 部 件
部 件
流水线 流水 ，7
流
1 个时钟周期 7 个时钟周期
1 结 1 结 7
流水
流水
2. 运算流水线
完成 浮点加减 运算 可分 对阶、尾数求和、 对阶、尾数求和、规格化 三段
对 阶 功 能 部 件 锁 存 器 尾 数 加 部 件 规 格 化 部 件
8.3
锁 存 器
锁 存 器
指令序列
IF ID EX WR
0
1
2
3
4
5
6
7
8
9
10
11
12
13
时钟周期
六、流水线结构
1. 指令流水线结构
完成一条指令分 7 段， 每段需一个时钟周期
取 指 令 部 件
锁 存
8.3
修 改 指 令 指 针
锁 存
指 令 译 码 部 件
锁 存
地 址 形 成 部 件
锁 存
取 操 作 数 部 件
锁 存
操 作 执 行 部 件
解决办法
• 停顿 指令1、指令3、 指令 1 与指令 4 冲突 指令 、指令 、指令 6 冲突 • 指令存储器和数据存储器分开 … 指令 2 与指令 5 冲突 • 指令预取技术 （适用于访存周期短的情况） 适用于访存周期短的情况）
2. 数据相关
• 写后读相关（RAW） 写后读相关（ ） SUB R1，R2，R3 ；（R ；（ 2） （R3）
8.3
BNE 指令必须等 CPX 指令的结果 才能判断出 是转移 还是顺序执行
3. 控制相关
指令3 设 指令 是转移指令
t 1
指令 1 指令 2 指令 3 指令 4 指令 5 指令 6 指令 7 指令15 指令 指令16 指令 FI
8.3
2
DI FI
3
4
5
EI FO CO DI FI
6
WO EI FO CO DI FI
二、CPU 结构框图
1. CPU 与系统总线
指令控制 操作控制 时间控制 数据加工 处理中断
CPU ALU 中断 系统 寄存器
控 制 总 线 数 据 总 线 地 址 总 线
8.1
PC IR CU 时序电路 ALU 寄存器 中断系统
CU
2. CPU 的内部结构
ALU 状态标志 移位 取反 内 部 CPU 数 据 总 线 CU
(4) 条件码寄存器 存放条件码，可作程序分支的依据 存放条件码， 溢出、 如 正、负、零、溢出、进位等
2. 控制和状态寄存器
(1) 控制寄存器
PC MAR M MDR IR
8.1
控制 CPU 操作 其中 MAR、MDR、IR 、 、 PC 用户不可见 用户可见
(2) 状态寄存器
状态寄存器 PSW 寄存器 存放条件码 存放程序状态字 Z8000 8086 MC 68000
7
8
9
10
11
12 13
14
CO FO DI FI CO DI FI
WO EI FO CO DI FI FI DI FI CO DI FO CO EI FO WO EI WO WO
转移损失
四、流水线性能
1. 吞吐率
8.3
单位时间内 流水线所完成指令 或 输出结果 的 数量 设 m 段的流水线各段时间为∆ t • 最大吞吐率 Tpmax = • 实际吞吐率 连续处理 n 条指令的吞吐率为 1
CPU 的结构和功能
CPU 的结构和功能
CPU 的结构 指令周期 指令流水 中断系统
8.1 CPU 的结构
一、 CPU 的功能
1. 控制器的功能 取指令 分析指令 执行指令， 执行指令，发出各种操作命令 控制程序输入及结果的输出 总线管理 处理异常情况和特殊请求 2. 运算器的功能 实现算术运算和逻辑运算 时间控制 处理中断 数据加工 指令控制 操作控制
过程级（程序、进程） 过程级（程序、进程） 指令级（指令之间） 指令级（指令之间） 指令内部） （指令内部）
粗粒度 细粒度
软件实现 硬件实现
三、指令流水原理
1. 指令的串行执行
取指令 1 执行指令 1 取指令 2 执行指令 2
8.3
取指令 3 执行指令 3 …
取指令 执行指令
取指令部件
完成
总有一个部件 空闲
8.3
(2) 条件转移指令 对指令流水的影响 指令执行结束， 指令的地址， 必须等 上条 指令执行结束，才能确定 下条 指令的地址， 造成时间损失 猜测法
解决办法 ？
4. 指令的六级流水
t 1
指令 1 指令 2 指令 3 指令 4 指令 5 指令 6 指令 7 指令 8 指令 9 FI
8.3
6 7 8 9 10 11 12 13 14
1
指令 1 指令 2 指令 3 指令 4 指令 5 指令 6 指令 7 指令 8 指令 9 FI
2
DI FI
3
CO DI FI
4
FO CO DI FI
5
6
7
8
EI WO FO EI WO CO FO EI WO DI CO FO EI WO FI DI CO FO EI WO FI DI CO FO EI WO FI DI CO FO EI WO FI DI CO FO EI WO FI DI CO FO EI WO
制
8.1
…
三、 CPU 的寄存器
1. 用户可见寄存器 (1) 通用寄存器 存放操作数
8.1
可作 某种寻址方式所需的 专用寄存器 (2) 数据寄存器 存放操作数（满足各种数据类型） 存放操作数（满足各种数据类型） 两个寄存器拼接存放双倍字长数据 (3) 地址寄存器 存放地址，其位数应满足最大的地址范围 存放地址， 用于特殊的寻址方式 段基值 栈指针
2. 提高 I/O 和主机之间的传送速度 中断 DMA 通道 I/O 处理机 多总线
3. 提高运算器速度 高速芯片 改进算法 快速进位链
• 提高整机处理能力 高速器件 改进系统结构 ，开发系统的并行性
二、系统的并行性
1. 并行的概念
8.3
并发 两个或两个以上事件在 同一时间段 发生
并行
同时 两个或两个以上事件在 同一时刻 发生 时间上互相重叠 2. 并行性的等级
；（R ；（ 5）+（R1） R4 （ ；（R ；（ 2） M 存储单元