一种用于高速锁相环的零死区鉴频鉴相器

一种用于高速锁相环的零死区鉴频鉴相器
屈 强 曾烈光
（清华大学电子工程系 微波与数字通信国家重点试验室 北京 100084）
摘要：本文探讨鉴频鉴相器（PFD ）设计中死区的产生原因和消除方法。

设计了一种用于高速锁相环的零死区PFD 。

这种PFD 采用无反馈回路结构，在保证死区为零的前提下，兼顾功耗和速度性能。

尤其适用于基于锁相环的高速时钟和数据恢复电路（CDR ）、高速频率合成器等对速度和抖动性能有很高要求的电路。

关键词：锁相环 鉴频鉴相器 死区 抖动
中图分类号：TN7 文献标识码：A
A Phase Frequency Detector without Dead Zone for High
Speed PLL
Qu Qiang Zeng Lie-guang
(Tsinghua University, Beijing 100084)
Abstract: We discuss the reasons producing dead zone in PFD-design. And propose a new phase frequency detector with zero dead zone. The PFD bases on the structure without feedback access and has no dead zone 。

The PFD is designed by giving attention to either power dissipation or speed performance. The PFD is adapted to the circuits having strict demand in jitter performance, such as high speed clock and data recovery, frequency synthesizer and so on.
Key words ：phase locked loop PFD dead zone jitter
1 引言
锁相环（PLL ）广泛应用于通信系统、微处理器、自动控制的时钟数据恢复、频率合成、时钟同步等场合。

随着控制精度和数据传输速率的不断提高， 对PLL 的要求也越来越高。

比如，在航天器姿态控制系统对稳速精度要求高达0.1%[1]。

这对PLL 的工作速度和抖动性提出了严格的要求。

图1是一个基于PLL 的频率合成器中的典型构成。

包括鉴频鉴相器（PFD ）、电荷泵（CP ）、环路滤波器（LF ）、压控振荡器（VCO ）和分频器（FD ）。

PFD 是PLL 的重要功能模块，它通过对输入信号的相位进行比较，输出脉宽与相位差对应的脉冲信号，驱动后续电路使PLL 完成对相位和频率的跟踪。

PFD 的鉴相精度和增益对环路输出的抖动和锁定时间具有重要影响。

传统的PFD 具有长的反馈回路，大大限制了电路的工作速度；同时还存在死区，在环路锁定时，存在的死区高达158ps[5]。

文献[2]中的PFD ，虽然消除了死区，但是其仍然具有反馈回路，工作频率仍受到限制。

文献[4]中的nc-PFD ，既没有反馈回路，也没有死区。

但在锁定时，其输出信号Up 和Down 是半占空的脉冲信号，在半周期内，充电脉冲和放电脉冲同时有效，这会使电荷泵有50%时间存在静态电流，大大增加了锁定状态下电路的功耗。

此外这种PFD 的相位灵敏度随输入信号的占空比变化而变化，使其线性特图1 典型PLL
结构
性受到影响，从而不利于低抖动性能的实现[4]。

文献[5][6]着重对功耗进行优化，为了避免出现短路电流，将电路分成两部分，分别完成相位超前和滞后的探测。

避免Up 和Down 同时为高电平的现象，以节省功耗，但是死区问题却没有得到很好解决。

dd-PFD 使用0.35um 的工艺，测得的死区是16ps[5]。

dec-PFD 使用0.18um 的工艺，测得的死区为3ps[6]。

显然工艺尺寸的减小可以在一定程度上弥补设计上存在的不足，但是要真正解决问题还必需从设计上下工夫。

基本脉冲鉴频鉴相器是我们针对高速PLL 设计的一种新的PFD ，较好地克服了死区问题和速度限制问题，同时兼顾了功耗性能。

2 基本脉冲PFD 的设计
PFD 设计主要关注三个方面的内容，包括较高的工作速度，死区问题和增益[2]。

影响PFD 工作速度的一个重要因素是PFD 内部是否有反馈回路。

反馈回路带来的延迟会使PFD 的鉴相范围下降。

设鉴相范围的减小值为2/feedback CKref T t π∆=，其中feedback t 是反馈回路的传输时延，CKref T 是参考时钟的周期。

PFD 的性能将随着2π−∆的下降而恶化，直到2ππ−∆<时，PFD 将失去鉴频功能而成为单纯的鉴相器
[3]。

显然，在feedback t 不变的情况下，提高工作频率CKref T 将使PFD 能够的正常工作范围2π−∆下降。

因此具有反馈回路的PFD 在工作速度上必将受到限制。

死区则是另一个需要解决的问题。

所谓死区，是指在环路锁定时，在PFD 的输入信号Ext 和Int 之间的相位差接近零的区域，PFD 的增益为零，这个相位差区域的最大值被称为PFD 的死区。

死区的存从根本上限制了PFD 鉴相精度的提高。

在死区内，PFD 停止工作，此时锁相环不发生作用。

在这个区域内VCO 输出信号的相位是自由漂移的。

大的死区意味着环路输出信号会出现大的抖动。

死区产生的根本原因是鉴频鉴相器不能产生脉宽为无穷小的脉冲信号[2]。

通常鉴相器输出的脉冲宽度与两个输入信号之间的相差大小成一定的比例，当输入信号相差非常小以至于鉴相器不能产生与之对应的微小脉冲的时候，鉴相器就会停止工作，此时整个环路进入锁定状态，但事实上相位差仍然存在。

基于上面的分析，为了使PFD 能够达到更高的工作速度同时具有更好的鉴相性能，我们设计了一种基于基本脉冲的无反馈式PFD ，称为基本脉冲鉴频鉴相器（bp-PFD ）。

图2是其工作原理波形示意。

图2（a ）是相差为零的情况，此时环路锁定。

PFD 的输出信号Down 的放电脉冲和Up 的充电脉冲同为一固定宽度的脉冲，称之为基本脉冲。

当输入信号间出现相位差时，则根据这个相差的大小在基本脉冲上叠加相应的脉冲宽度，图2（b ）说明了这种情况。

这样，PFD 的输出信号的脉宽将始终大于基本脉冲的脉宽的，从而克服不能产生无穷小脉宽脉冲的困难。

实际上这种方法是把产生无穷小信号的矛盾转移到了电荷泵身上，而电荷泵通过电流源产生微小充电电量是能够实现的[2]。

理论上这种鉴相器反映的相位差可以对应到一个电荷的电量。

这种方法能很好地消除死区。

图3是基本脉冲鉴频鉴相器的电路原理图。

采用了完全对称的无反馈回路的结构以提高其速度性能。

延迟单元的作用就是使PFD 在锁定（相差为零）的时候，能够产生一定大小的脉冲，即基本脉冲。

设延迟时间为t ∆，则基本脉冲的脉宽即为t ∆。

其实现可以是传输线延迟或晶体管级延迟。

图2 基本脉冲PFD 工作波形示意图 (b)相差不为零的情况 (a)相差为零的情况
在功耗上，由于基本脉冲的脉宽远小于工作时钟的周期。

在锁定时，电荷泵中静态电流的持续时间很短。

取基本脉冲脉宽为时钟周期的二十分之一，则锁定时静态电流的持续时间为5%。

这比文献[4]中提出的nc-PFD 节省了45%的静态功耗。

相对于有严格抖动性能要求的高速电路，如此小的功耗代价是完全值得的。

3 仿真结果
图（4）是用0.6um 工艺进行SPICE 仿真得到的输出结果。

图（4）a 是相差为零的情况，Up 和Down 的值相同，为一基本脉冲，脉冲幅度为晶体管开关电压Vt （0.8V ），使电荷泵处于刚刚启动的状态。

电荷泵中存在静态电流。

图(4)b 是EXT 滞后50ps 的情况，Up 仍然保持基本脉冲的状态，而Down 的幅度则上升到1.8V 。

此时，滤波电容将会通过电荷泵放电，VCO 控制电压下降，从而改变INT 的相位。

图5是用0.6um 工艺进行SPICE 仿真得到的三种PFD 在相差为零附近的相位灵敏度比较。

相位灵敏度是环路滤波器输出的控制电压与标准电压值的变化量与输入信号相差之间的比值。

标准电压值为供电电压取值区间的中值。

此处Vdd=5V ，f=200MHz 。

***
0.20.4
0.6
0.8
1.0
1.2
1.4
1.61.8
*++++ O bp-PFD +dd-PFD dec-PFD *Supply voltage[V]
图3 bp-PFD 原理图
图5 几种PFD 在相差为零附近的相位灵敏度Up Down Up Down 图4 bp-PFD 工作波形，Vdd=5V ，输入信号频率f ＝200MHz
（a ）
（b ）
图6 几种PFD 的最高工作频率
从图5中可以看到dd-PFD[5]和dec-PFD[6]存在死区，在零相差附近其相位灵敏度保持为零。

当相差落
在这个区间，环路对信号将不起任何作用而任其在这个区间漂移，此时输出信号表现出的相位噪声称为抖动。

显然无死区的PFD能够使PLL具有更好抖动抑制特性。

PFD的最大工作频率是衡量其工作速度的主要依据。

其定义是：输入信号同频、相差为90度时，up
和down能够有正确输出的最大频率。

最大工作频率是工作电压的函数。

图6是根据0.6um工艺分别对三
种PFD进行SPICE仿真的结果，绘出的三种PFD的最大工作频率和供电电压之间的关系曲线。

bp-PFD在
5V供电时工作频率达到1.81GHz。

分别比dec-PFD 和dd-PFD高20%和31%。

4结论
设计了一种适用于高速低抖动锁相环的鉴频鉴相器，它具有结构对称、无反馈回路、死区为零的特性，因此在高可靠性自动控制、高速串行通信，以及其他对抖动性能有特殊要求的高速收发装置中具有很好的
应用前景。

本文作者的创新点是采用无反馈回路的结构，结合可控的延迟单元，设计出具有零死区特性的高速鉴
频鉴相器。

克服了带反馈结构鉴频鉴相器速度受固定反馈延迟限制的缺点。

参考文献
[1]姚嘉; 刘刚; 房建成;“控制力矩陀螺用高速高精度无刷直流电机控制系统”，《微计算机信息》 2005
年15期3－5页
[2] Kun-Seok Lee; Byeong-Ha Park; Han-il Lee; Min Jong Yoh, Phase frequency detectors for fast frequency
acquisition in zero-dead-zone CPPLLs for mobile communication systems
Solid-State Circuits Conference, 2003. ESSCIRC '03. Proceedings of the 29th European
16-18 Sept. 2003 Page(s):525 - 528
[3] M. Mansuri, D. Liu, and C.-K. K. Yang, “Fast frequency acquisition phase-frequency detectors for Gsamples/s
phase-locked loops,” IEEE J .Solid-State Circuits, vol. 37, no. 10, pp. 1331–1334, Oct. 2002.
[4] Johansson, H.O , A simple precharged CMOS phase frequency detector, Solid-State Circuits, IEEE Journal of
V olume 33, Issue 2, Feb. 1998 Page(s):295 – 299
[5] Kuo-Hsing Cheng; Tse-Hua Yao; Shu-Yu Jiang; Wei-Bin Yang, A difference detector PFD for low jitter PLL,
Electronics, Circuits and Systems, 2001. ICECS 2001. The 8th IEEE International Conference on V olume 1, 2-5 Sept. 2001 Page(s):43 - 46
[6] Chien-Ping Chou; Zhi-Ming Lin; Jun-Da Chen, A 3-ps dead-zone double-edge-checking
phase-frequency-detector with 4.78 GHz operating frequencies, Circuits and Systems, 2004. Proceedings. The 2004 IEEE Asia-Pacific Conference on V olume 2, 6-9 Dec. 2004 Page(s):937 - 940
作者简介：
屈强（1976－），男，重庆人，硕士研究生，主要研究方向为基于电荷泵锁相环的高速时钟数据恢复电路。

曾烈光（1947－）男，四川人，清华大学电子工程系教授，主要研究方向为SDH技术和高速网络。

Qu Qiang male, master graduate student, was born in Chongqing, China, in May , 1976. He was engaged in research and design of high speed clock and data recovery based on charge pump phase locked loop.
Zeng Lieguang male, was born in Sichuan, China, in December, 1947. He was the professor of Dept of Electronic Engineering, Tsinghua University. Major in research of SDH technology and high speed network.
邮编：100084 通信地址：清华大学9#401 Email: quq03@。