与MIPS体系结构相关的处理器知识
7_1 MIPS CPU概述(CP0和MIPS CPU中断机制)
7.1 MIPS CPU概述27.1.4 MIPS CPU中断机制●在MIPS体系结构中，最多支持4个协处理器(Co-Processor)。
其中，协处理器CP0是体系结构中必须实现的。
MMU、异常处理、乘除法等功能，都依赖于协处理器CP0来实现。
●MIPS的CP0包含32个寄存器。
本课程仅讨论常用的一些寄存器，如表7.1.2所示。
7.1.3 CP0表7.1.2CP0常用寄存器寄存器寄存器功能Register 0Index，作为MMU的索引用。
Register 10EntryHi，这个寄存器同EntryLo0/1一样，用于MMU中。
Register 11Compare，配合Count使用。
当Compare和Count的值相等的时候，会☐Status●这个寄存器标识了处理器的状态。
其中，中断控制的8个IM位和设定处理器大小端的RE位。
8个IM位，分别可以控制8个硬件中断源。
RE位这个Bit可以让CPU在大端（Big Endian）和小端（Little Endian）之间切换。
☐Cause●在处理器异常发生时，这个寄存器标识出了异常的原因，如图7.1.2所示。
其中，最重要的是从Bit2到Bit6，5个Bit的Excetion Code位。
它们标识出了引起异常的原因。
具体数值代表的异常类型。
☐EPC●这个寄存器的作用很简单，就是保存异常发生时的指令地址。
从这个地方可以找到异常发生的指令，再结合BadVAddr, sp, ra等寄存器，就可以推导出异常时的程序调用关系，从而定位问题的根因。
☐WatchLo/WatchHi●这一对寄存器可以用来设定“内存硬件断点”，也就是对指定点的内存进行监测。
当访问的内存地址和这两个寄存器中地址一致时，会发生一个异常。
●mfc0 rt, rd将CP0中的rd寄存器内容传输到rt通用寄存器；●mtc0 rt, rd将rt通用寄存器中内容传输到CP0中寄存器rd；●mfhi/mflo rt将CP0的hi/lo寄存器内容传输到rt通用寄存器中；●mthi/mtlo rt 将rt通用寄存器内容传输到CP0的hi/lo寄存器中；CP0主要操作●MIPS体系结构是一个无互锁，高度流水的五级pipeline架构，这就意味着，前一条指令如果尚未执行完，后一条指令有可能已经进入了取指令/译码阶段。
MIPS指令五级流水CPU设计剖析
MIPS指令五级流水CPU设计剖析MIPS指令五级流水CPU设计是一种高性能的处理器设计架构，它将指令的执行过程拆分为五个阶段，并且在每个阶段中可以同时处理多条指令，实现了指令级并行处理。
在这种设计中，分别是取指（Instruction Fetch）、译码（Instruction Decode）、执行（Execute）、访存（Memory Access）和写回（Write Back）这五个阶段。
在MIPS指令五级流水CPU设计中，首先是取指（Instruction Fetch）阶段，这是整个处理器开始处理一条指令的阶段。
在这个阶段，处理器从指令存储器中读取即将执行的指令，并将其送入流水线中。
这个阶段还会包括对指令地址的计算和异常处理的操作。
当一条指令流入流水线后，处理器就会进行下一个阶段的操作。
接下来是译码（Instruction Decode）阶段，这个阶段主要是将取到的指令进行解码，确定指令的操作类型和需要操作的寄存器等信息。
在这个阶段，会根据指令的不同分支到不同的功能单元中处理。
同时还会识别指令之间的数据相关性，以便在后续阶段进行相应的控制。
第三个阶段是执行（Execute）阶段，在这个阶段，CPU执行指令的操作，进行算数运算或逻辑运算，或者进行跳转等控制操作。
在这个阶段，CPU还将从寄存器文件中读取数据，并进行相应的运算。
这个阶段涉及到的计算量比较大，所以需要比较多的时钟周期来完成。
接下来是访存（Memory Access）阶段，这个阶段主要是处理访问数据内存的操作，比如从数据内存中读取数据，或将结果写入数据内存等。
在这个阶段，处理器还会涉及到访存相关的操作，比如缓存机制的处理等。
这个阶段的操作通常是比较高速的存储器操作。
最后是写回（Write Back）阶段，这个阶段是处理器的最后一个阶段，处理器将执行结果写回到寄存器文件中，或进行其他相关的操作。
这个阶段可以认为是指令执行的结束阶段，对前面四个阶段产生的结果进行最终的处理。
MIPS指令系统和汇编语言
MIPS指令系统和汇编语言MIPS（Microprocessor without Interlocked Pipeline Stages）指令系统，是一种以RISC（Reduced Instruction Set Computer，精简指令集计算机）为基础的处理器架构。
作为一种广泛应用于嵌入式系统和计算机组成的指令集架构，MIPS指令系统以其简洁高效的特性而受到广泛关注和应用。
一、MIPS指令系统概述MIPS指令系统的设计目标之一是提高处理器的性能，并降低设计的复杂性。
它采用了统一的指令格式，包括操作码、源操作数以及目的操作数等字段，使得指令的译码和执行过程更加高效。
此外，MIPS的指令集还支持延迟槽、流水线和分支延迟等特性，以进一步提升指令执行的效率。
二、MIPS指令格式MIPS指令格式遵循统一的规则，包括三种基本类型的指令格式：R 型、I型和J型指令。
R型指令主要用于寄存器之间的操作，包括算术运算、逻辑运算等；I型指令用于立即数和寄存器之间的操作，涵盖了数据传输、分支跳转等功能；J型指令主要用于无条件跳转。
三、MIPS指令编码和寻址方式MIPS指令采用固定长度的指令编码格式，使得指令的解析和处理更加高效。
在寻址方面，MIPS支持多种寻址方式，包括立即寻址、寄存器寻址和间接寻址等。
这些灵活的寻址方式使得MIPS指令更加适用于不同的计算需求。
四、MIPS汇编语言MIPS汇编语言是一种用于编写MIPS指令的低级语言。
它是一种基于文本的表示形式，使用助记符来表示不同的指令和操作。
MIPS汇编语言具有简单易学的特性，更加接近底层硬件的工作原理，使得程序员可以更加精准地控制和优化程序的执行过程。
五、MIPS指令系统的应用由于MIPS指令系统的优越性能和灵活性，它被广泛应用于各种领域。
在嵌入式系统中，MIPS处理器可以实现高性能和低功耗的设计，广泛应用于智能手机、路由器、电视机等设备中。
在计算机组成和操作系统领域，MIPS指令系统被用于讲解和研究计算机的工作原理和底层机制。
MISP体系结构
MIPS 的基地址空间
MIPS 的基地址空间
kuseg:0x0000 0000到0x7FFF FFFF（2G大小）。这是用 户模式下可用的程序地址，要经过MMU（TLB）转换地址。 kseg0:0x8000 0000到0x9FFF FFFF(512MB)。其对应的 物理地址是0x0000 0000到0x1FFF FFFF。访问不需要通 过地址转换。无MMU时存放大多数的程序和数据，有 MMU时操作系统内核会存放于此。
MIPS 的寄存器
MIPS 的寄存器
用于保存异常处理函数的地址。 发生异常（中断）时， 这两个寄存器的值不会恢复。
用来存放子程序调用的返回地址。
MIPS 的寄存器
在MIPS 32/64位 CPU上，增加了浮点运算协处理器，同 时也增加了32个浮点寄存器，一般在汇编代码中成为$f0$f31。 在MIPS CPU中采用专用的整数乘除法部件。一般乘法要 用4-12个时钟周期，而除法要用20-80个，所以乘除部件 一般互锁，如果运算结束前就读取结果，会导致CPU等待 运算结束。而且，除运算时从来不检查除数是否为0。
MIPS 体系结构
Contents
1. MIPS 简介 2. MIPS 体系结构 3. MIPS 处理器控制 4. MIPS Cache 机制 5. MIPS 异常，中断和启动 6. MIPS 内存管理 & TLB
Contents
1. MIPS 简介 2. MIPS 体系结构 3. MIPS 处理器控制 4. MIPS Cache 机制 5. MIPS 异常，中断和启动 6. MIPS 内存管理 & TLB
执行后，t2的值为0xFFFF FFFE（-2），t3的值为 0x0000 00FE（254）。
MIPS指令多周期CPU设计
MIPS指令多周期CPU设计MIPS（Microprocessor without Interlocked Pipeline Stages）是一种经典的指令集架构，也是一种常用的计算机体系结构之一、在本文中，将介绍如何设计一个多周期CPU来执行MIPS指令。
多周期CPU是一种在各个阶段使用不同时钟周期数的中央处理器设计。
其核心思想是将指令处理过程划分为若干个阶段，每个阶段由单独的硬件电路来执行。
通过这种方式，可以提高CPU的效率和性能。
下面将逐步介绍多周期CPU的设计步骤：1. 指令存储器（Instruction Memory）：首先，需要设计一个指令存储器，用于存储MIPS指令。
指令存储器通常使用随机存取存储器（Random Access Memory, RAM），可以通过指令地址来读取指令。
2. 指令解码（Instruction Decode）：在该阶段中，需要将从指令存储器中读取的指令进行解码。
解码的目的是确定指令的类型以及操作数的位置。
根据指令的类型，还需要通过控制信号来决定执行的下一步操作。
3. 寄存器读取（Register Read）：在这个阶段中，需要从寄存器文件中读取操作数。
MIPS架构中有32个通用寄存器，它们存储着变量和数据。
4. 执行（Execute）：在这个阶段中，需要执行指令的操作。
具体的操作取决于指令的类型。
例如，加法操作需要将操作数相加，存储结果。
5. 存储器访问（Memory Access）：在这个阶段中，需要进行内存访问操作。
MIPS架构中，可以使用lw（load word）指令将数据从内存中加载到寄存器中，使用sw（store word）指令将数据从寄存器中存储到内存中。
6. 寄存器写入（Register Write）：在这个阶段中，需要将执行阶段的结果写入到寄存器文件中。
以上是多周期CPU的基本设计流程。
在设计过程中，还需要考虑异常处理和分支跳转等特殊情况。
处理器结构与操作系统相关(MIPS为例)
无效虚地址（BadVaddr） 无效虚地址（ ）
保存引发异常的地址（ 异常， 之外， 保存引发异常的地址（MMU异常，用户访问 异常 用户访问kuseg之外， 之外 地址未对齐）。 地址未对齐）。
- 11 -
CPU控制寄存器
Config Register
CM: 设为 表示主设备 检查器 设为1表示主设备 表示主设备/检查器 EC: 时钟分频 EP: 数据传输模式 SB: 片外二级缓存块的大小 SS: 控制片外二级缓存块指令和数据空间统一还是分立 SC: 二级缓存使能 SM: 多处理器缓存一致性配置 BE: CPU尾端 尾端 EM: 数据检验模式，1：ECC；0：奇偶校验 数据检验模式， ： ； ： IC/DC: 一级指令 数据缓存大小 一级指令/数据缓存大小
- 26 -
异常处理
软件中实现中断优先级
1. 软件中每个中断源都属于某个优先等级（IPL）； 软件中每个中断源都属于某个优先等级（ ）； 2. CPU运行在最低优先级，任何中断允许； 运行在最低优先级， 运行在最低优先级 任何中断允许； 3. CPU运行在最高优先级，任何中断禁止； 运行在最高优先级， 运行在最高优先级 任何中断禁止； 4. 任意 任意IPL上，分配到该级和更低优先级的中断被禁止，而 上 分配到该级和更低优先级的中断被禁止， 更高优先级的使能，同一级的不同中断先来先服务； 更高优先级的使能，同一级的不同中断先来先服务； 5. IPL和被运行代码相关：任意一段代码以固定 和被运行代码相关： 执行； 和被运行代码相关 任意一段代码以固定IPL执行； 执行 6. 如果不在最低优先级并且没有更高优先级中断活跃时，中 如果不在最低优先级并且没有更高优先级中断活跃时， 断返回被中断的代码，如果在最低优先级可能会进行任 断返回被中断的代码， 务调度来实现CPU共享。 共享。 务调度来实现 共享
MIPS芯片架构说明
MIPS芯片架构说明MIPS（Microprocessor without Interlocked Pipeline Stages）即无竞争流水线微处理器，是一种精简指令集（RISC）的芯片架构。
MIPS 架构由美国斯坦福大学的约翰·亨尼西等人于1981年提出，并于1984年成立MIPS公司进行商业化开发和推广。
MIPS架构在计算机领域有着广泛的应用，尤其在网络设备、数字视频处理、嵌入式系统等领域具有重要地位。
MIPS架构的设计理念是简化指令集，提高流水线效率，以提供高性能和高效能的微处理器。
MIPS指令集体系结构的特征包括：固定长度的32位指令；寄存器-寻址模式；延迟槽；无跳转偏移；定长延迟分支；乱序执行指令流水线；五级流水线等。
MIPS指令集是一种精简的指令集，通过减少指令种类、规定固定的指令格式和长度，以及简化指令的操作模式，达到提高指令执行效率的目的。
MIPS指令集包括加载存储指令，算术逻辑运算指令，分支和跳转指令，协处理器指令等。
MIPS架构采用寄存器-寻址模式来访问数据。
寄存器-寻址模式是指通过指定寄存器的编号来操作数据，而不是通过指定内存地址。
MIPS架构提供了32个通用寄存器，用于存储数据和中间结果，通过对寄存器的操作来实现数据的传输和计算。
这种设计简化了指令的编码和执行，提高了指令执行的效率。
MIPS架构中的延迟槽是指在条件分支指令后的一条或多条指令，不管条件是否满足都会执行。
延迟槽的设计可以充分利用流水线的性能，但需要程序员进行特殊的处理，以确保延迟槽的指令在分支满足或不满足时都能正确执行。
MIPS架构的指令集中，分支和跳转指令的目标地址是相对于当前指令的偏移地址。
相对地址的设计简化了指令的编码和目标地址的计算，提高了指令的执行效率。
MIPS架构中的乱序执行指令流水线是指将多条指令按照最大并行度进行重排序，在这个过程中可能会引入数据依赖、资源竞争等问题。
为了解决这些问题，MIPS架构采取了一系列的措施，如指令重排序、数据前推、动态分支预测等，以提高指令的并行度和流水线的效率。
(MIPS体系结构剖析,编程与实践)第4章 MIPS 异常和中断处理文库
(MIPS体系结构剖析,编程与实践)第4章 MIPS 异常和中断处理文库.txt小时候觉得父亲不简单，后来觉得自己不简单，再后来觉得自己孩子不简单。
越是想知道自己是不是忘记的时候，反而记得越清楚。
第四章 MIPS 异常和中断处理MIPS 异常和中断处理(Exception and Interrupt handling)任何一个CPU都要提供一个详细的异常和中断处理机制。
一个软件系统，如操作系统，就是一个时序逻辑系统，通过时钟，外部事件来驱动整个预先定义好的逻辑行为。
这也是为什么当写一个操作系统时如何定义时间的计算是非常重要的原因。
大家都非常清楚UNIX提供了一整套系统调用(System Call)。
系统调用其实就是一段EXCEPTION处理程序。
我们可能要问：为什么CPU要提供Excpetion 和 Interrupt Handling呢？*处理illegal behavior, 例如，TLB Fault, or, we say, the Page fault; Cache Error;* Provide an approach for accessing priviledged resources, for example, CP0 registers. As we know, for user level tasks/processes, they are runningwith the User Mode priviledge and are prohibilited to directly control CPO. CPU need provide a mechanism for them to trap to kernel mode and then safely manipulate resources that are only availablewhen CPU runs in kernel mode.* Provide handling for external/internal interrupts. For instance, the timer interrupts and watch dog exceptions. Those two interrupt/exceptions are very important for an embedded system applicances.Now let's get back to how MIPS supports its exception and interrupt handling.For simplicty, all information below will be based on R7K CPU, which is derived from the R4k family.* The first thing for understanding MIPS exception handling is: MIPS adopts **Precise Exceptions** mechanisms. What that means? Here is the explaination from the book of "See MIPS Run": "In a precise-exception CPU, on any exception we get pointed at one instruction(the exception victim). All instructions preceding the exception victim in executionsequence are complete; any work done on the victim and on any subsequent instructions (BNN NOTE: pipeline effects) has no side effects that the software need worry about. The software that handles exceptions can ignore all the timing effects of the CPU's implementations"上面的意思其实很简单：在发生EXCEPTION之前的一切计算行为会**FINISH**。
MIPS体系结构中SIMD指令集的设计与实现研究
MIPS体系结构中SIMD指令集的设计与实现研究MIPS是一种常见的RISC处理器架构，以其低功耗、高性能和可伸缩性而在各个领域被广泛应用。
SIMD（Single Instruction Multiple Data）是一种并行计算的方式，能够高效地实现相同的操作在一组数据上同时进行。
本文将介绍MIPS体系结构中SIMD指令集的设计与实现研究。
一、MIPS架构的特点MIPS（Microprocessor without Interlocked Pipeline Stages）处理器架构以其精简和高效而被广泛应用于各个领域。
MIPS的主要特点包括：1、RISC架构：MIPS的指令集非常精简，指令长度固定，执行速度快，具有低功耗、高性能、易于设计等优点。
2、流水线技术：MIPS采用了5级流水线技术，即取指、译码、执行、访存和写回。
这种流水线技术可以充分利用并行计算的特性，加速指令的执行，提高系统的吞吐量。
3、延迟槽：MIPS的延迟槽是指在指令执行之前，下一条指令已经被取出并放置在延迟槽中等待执行。
这种设计可以提高流水线的效率，避免流水线停顿等待下一条指令。
二、SIMD指令集的设计与实现SIMD指令集是一种高效的并行计算技术，它能够在一条指令的作用下对多个数据进行相同的操作。
这种技术在图像、音频、视频处理等应用领域中被广泛应用。
MIPS体系结构中的SIMD指令集被称为MD（MIPS Digital Media）指令集，其设计和实现主要从以下几个方面展开：1、SIMD指令集的定义：MD指令集定义了一组可以在同一时钟周期内对多个数据进行操作的指令。
MD指令可以执行多个数据的算术、逻辑、比较和位移等操作。
2、MD指令集对MIPS指令集的扩展：MD指令集对MIPS指令集进行了扩展，新增了30多条指令，用来支持MD指令集的实现。
3、MD指令集的硬件实现：为了支持MD指令集，MIPS架构的处理器需要增加SIMD功能单元。
MIPS指令五级流水CPU设计资料
MIPS指令五级流水CPU设计资料1.指令和指令流水线MIPS指令集包含大约50条指令，包括算术/逻辑操作、存储器操作、分支和跳转等。
五级流水线是一种用于加速指令处理的技术，将指令执行过程划分为五个阶段：取指（Instruction Fetch, IF）、译码（Instruction Decode, ID）、执行（Execution, EX）、访存（Memory Access, MEM）和写回（Write Back, WB）。
2.数据通路和控制信号3.流水线冲突在流水线处理器中，常见的冲突有结构冲突、数据冲突和控制冲突。
结构冲突是由于多个指令需要同时访问同一个硬件资源而引起的，例如两个指令同时需要访问寄存器堆。
数据冲突是由于指令之间存在依赖关系而引起的，例如一条指令需要使用前一条指令的结果作为操作数。
控制冲突是由于分支指令的执行导致流水线中的指令不按顺序执行。
4.冲突解决技术为了解决流水线冲突，可以采用以下技术：延迟槽、旁路、分支预测和动态调度。
延迟槽是将分支指令后面的一条指令当作分支指令的一部分，使得分支指令的下一条指令能够在分支决策前执行。
旁路技术用于解决数据冲突，将计算结果旁路给后续指令使用。
分支预测技术用于解决控制冲突，根据过去的分支历史进行预测。
动态调度技术则根据指令的真实执行情况来进行调度，以最大程度地减少冲突。
5.性能优化为了提高CPU的性能，可以采取一些优化技术，例如流水线分段、超标量和超流水线。
流水线分段将指令流水线划分为多个段，使得每个段可以并行工作，提高指令的吞吐量。
超标量技术引入多个功能单元来同时执行多条指令，提高指令的并行度。
超流水线技术则进一步增加流水线的级数，以提高指令的处理速度。
总结：MIPS指令五级流水线CPU是一种高效的处理器设计，它采用五级流水线来加速指令处理，并通过解决流水线冲突来提高指令执行的效率。
该CPU的设计需要考虑数据通路和控制信号，以及解决冲突的技术和性能优化的方法。
MIPS微处理器原理-MIPS汇编语言
操作数：寄存器、存储器、常数
因常数的值可以立即访问，故又称为立即数(immediate)。
加立即数指令 ( addi )：
# $s0=a, $s1=b
addi $s0, $s1, 4 # a=b+4 addi $s1, $s0,-2 # b=a-2
没有NOT，可用下面代替 A NOR $0 = NOT A
Source Values $s1 0000 0000 0000 0000 0000 0000 1111 1111
andi rt、rs、imm
Assembly Code
imm 0000 0000 0000 0000 1111 1010 0011 0100
用途 常数0 汇编器临时变量 函数返回值 函数参数 临时变量 保存变量
名称 $t8 ~ $t9 $k0 ~$k1 $gp $sp $fp $ra
编号 24~25 26~27 28 29 30 31
用途
临时变量
操作系统临时变量
全局指针
栈指针
帧指针
保存变量
8
MIPS Register Set
Name $0 $at $v0-$v1 $a0-$a3 $t0-$t7 $s0-$s7 $t8-$t9 $k0-$k1 $gp $sp $fp $ra
4个准则： ① 简单设计有助于规整化； ② 加快常见功能； ③ 越小的设计越快； ④ 好的设计需要好的折中方法。
4
R I S C 指令集的特点
Reduced Instruction Set Computer Complex Instruction Set Computer
• 精简了指令系统，流水线以及常用指令均可用硬件执行；
MIPS体系结构概述
MIPS CPU 体系结构概述原作者：陈怀临整理：flyduke序言本文介绍MIPS体系结构，着重于其寄存器约定，MMU及存储管理，异常和中断处理等等。
通过本文，希望能提供一个基本的轮廓概念给对MIPS CPU及之上OS有兴趣的读者。
并能开始阅读更详细的归约(SPECIFICATION)资料。
MIPS是最早的，最成功的RISC(Reduced Instruction Set Computer)处理器之一，起源于Stanford Univ的电机系. 其创始人 John L. Hennessy在1984年在硅谷创立了MIPS INC. 公司()。
John L. Hennessy目前是Stanford Univ. 的校长。
在此之前，他是 Stanford电子工程学院的Dean。
CS专业的学生都知道两本著名的书：“Computer Organization and Design : The Hardware/Software Interface”和“Computer Architecture : A Quantitative Approach”。
其Co-author就是Hennessy.MIPS的名字为“Microcomputer without interlocked pipeline stages"的缩写。
另外一个通常的非正式的说法是”Millions of instructions per second".MIPS 芯片在工业界目前用的比较多的是：MIPS INC的R10000；QED(。
1996年从MIPS INC分(SPIN OFF)出来的)的R5000、R7000等。
指令集详细的资料请参阅MIPS定义。
一般而言，MIPS指令系统有：MIPS I；MIPS II；MIPS III 和MIPS IV。
可想而知，指令系统是向后兼容的。
例如，基于MIPS II的代码可以在MIP III和MIPS IV的处理器上跑一跑：-)下面是当我们用gcc时，如何指定指令和CPU的选项。
mips的概念(一)
mips的概念(一)MIPS概念及相关内容概念介绍MIPS（Microprocessor without Interlocked Pipelined Stages）是一种基于精简指令集（RISC）架构的计算机处理器架构。
它最初于1981年由斯坦福大学的约翰·亨内西（John L. Hennessy）和他的学生David A. Patterson提出，目的是提供一种高效且易于实现的处理器设计。
MIPS指令集被广泛应用于多种领域，包括个人电脑、嵌入式系统、游戏控制台和网络设备等。
它的设计主要关注于指令的简洁性和性能优化，以提供高效的指令执行速度。
MIPS架构特点MIPS架构具有以下特点：•精简指令集：MIPS指令集采用精简指令集架构（RISC），指令集中只包含少量简单的指令，使得指令执行速度更快，同时简化了处理器的设计和实现。
•32位寄存器：MIPS架构使用32位通用寄存器，共有32个。
这种设计有助于提高指令的执行效率，同时减少指令的数量。
•流水线架构：MIPS处理器采用流水线架构，将指令执行分为多个阶段，使得多条指令可以同时执行，提高了处理器的吞吐量。
•延迟槽：MIPS指令集中的分支指令具有延迟槽的特性，即指令执行后的下一条指令也会被执行。
这种设计可以提高分支指令的执行效率，减少分支带来的流水线停顿。
•软件中断：MIPS架构支持软件中断指令，允许软件在需要的时候主动触发中断，以处理异常或者特殊情况。
•协处理器支持：MIPS架构支持协处理器（Coprocessor），可以扩展处理器的功能，例如浮点运算、向量处理等。
MIPS应用领域由于MIPS架构的高效性和灵活性，它被广泛应用于多个领域，包括但不限于：•个人电脑：MIPS处理器曾经被用于个人电脑，例如SGI Indy工作站和NEC的MIPS系列处理器。
•嵌入式系统：MIPS架构在嵌入式系统中具有广泛的应用，例如路由器、物联网设备、智能家居等。
CPU架构讲解X86、ARM、RISC、MIPS
CPU架构讲解X86、ARM、RISC、MIPS一、当前CPU的主流架构：1.X86架构采用CISC指令集（复杂指令集计算机），程序的各条指令是按顺序串行执行的，每条指令中的各个操作也是按顺序串行执行的。
2.ARM架构是一个32位的精简指令集（RISC）架构。
3.RISC-V架构是基于精简指令集计算（RISC）原理建立的开放指令集架构。
4.MIPS架构是一种采取精简指令集（RISC）的处理器架构，可支持高级语言的优化执行。
CPU架构是CPU厂商给属于同一系列的CPU产品定的一个规范，是区分不同类型CPU的重要标示。
二、目前市面上的CPU分类主要分有两大阵营：1.intel、AMD为首的复杂指令集CPU；2.IBM、ARM为首的精简指令集CPU。
两个不同品牌的CPU，其产品的架构也不相同，例如，Intel、AMD的CPU是X86架构的，而IBM的CPU是PowerPC架构，ARM是ARM架构。
三、四大主流CPU架构详解（X86、ARM、RISC、MIPS）1.X86架构X86是微处理器执行的计算机语言指令集，指一个Intel通用计算机系列的标准编号缩写，也标识一套通用的计算机指令集合。
1978年6月8日，Intel 发布了新款16位微处理器8086，也同时开创了一个新时代：X86架构诞生了。
X86指令集是Intel为其第一块16位CPU（i8086）专门开发的，IBM 1981年推出的世界第一台PC机中的CPU–i8088（i8086简化版）使用的也是X86指令。
采用CISC（Complex Instruction Set Computer，复杂指令集计算机）架构。
与采用RISC不同的是，在CISC处理器中，程序的各条指令是按顺序串行执行的，每条指令中的各个操作也是按顺序串行执行的。
顺序执行的优点是控制简单，但计算机各部分的利用率不高，执行速度慢。
随着CPU技术的不断发展，Intel陆续研制出更新型的i80386、i80486直到今天的Pentium 4系列，但为了保证电脑能继续运行以往开发的各类应用程序以保护和继承丰富的软件资源，所以Intel所生产的所有CPU仍然继续使用X86指令集。
MIPS体系结构和汇编语言快速入门
MIPS体系结构和汇编语言快速入门一、MIPS体系结构概述（200字）MIPS处理器由五个流水线阶段组成：取指令（IF）、指令解码（ID）、执行（EX）、访存（MEM）和写回（WB）。
这种流水线架构能够并行处理多条指令，提高了处理器的性能。
二、MIPS汇编语言基础（400字）MIPS汇编语言是一种低级语言，与二进制机器码一一对应。
它使用助记符（mnemonics）来表示不同的指令和操作数。
MIPS指令主要分为以下几类：1.加载和存储指令：- lw $t, offset($s)：从地址$s+offset处加载一个字，并存入寄存器$t中。
- sw $t, offset($s)：将寄存器$t中的值存储到地址$s+offset处。
2.算术和逻辑指令：- add $d, $s, $t：将寄存器$s和$t中的值相加，结果存入寄存器$d中。
- sub $d, $s, $t：将寄存器$s和$t中的值相减，结果存入寄存器$d中。
- and $d, $s, $t：将寄存器$s和$t的值逐位与运算，结果存入寄存器$d中。
- or $d, $s, $t：将寄存器$s和$t的值逐位或运算，结果存入寄存器$d中。
3.分支和跳转指令：- beq $s, $t, offset：如果寄存器$s和$t的值相等，则跳转到当前PC加上offset的地址处。
- j target：无条件跳转到指定的目标地址。
三、MIPS程序示例（600字）下面是一个使用MIPS汇编语言编写的简单程序，用于计算斐波那契数列的第10个数：.dataresult: .space 4 # 用于存储结果.text.globl mainmain:#初始化前两个斐波那契数li $t0, 0 # 第一个数为0sw $t0, result # 存储到result中li $t1, 1 # 第二个数为1sw $t1, result+4 # 存储到result的下一个字节中#循环计算剩下的斐波那契数li $t2, 2 # 计数器初始值为2loop:add $t3, $t0, $t1 # 计算下一个数sw $t3, result+($t2*4) # 存储到result的下一个位置addi $t2, $t2, 1 # 计数器加1move $t0, $t1 # 更新前两个数move $t1, $t3blt $t2, 10, loop # 如果计数器小于10，跳转到loop处继续循环#输出结果li $v0, 1 # syscall代码1表示输出整数lw $a0, result+36 # 读取result的第10个字节syscall # 执行系统调用#程序结束li $v0, 10 # syscall代码10表示程序结束syscall代码中使用了伪指令（如.data和.text）来指定数据段和代码段。
计算机体系结构实验-多周期MIPS处理器
13
多周期 控制
CLK
PCWrite
Branch
IorD Control PCSrc
MemWrite Unit ALUControl2:0
IRWrite
ALUSrcB1:0
31:26 Op 5:0 Funct
ALUSrcA RegWrite
MemtoReg
RegDst
CLK
PC'
PC
EN
CLK
WE
Memory WD
CLK Instr 25:21
EN
CLK
CLK
WE3
A1
RD1
A
A2
RD2
A3 Register File
WD3
SignImm
15:0
Sign Extend
SignImm是Instr的组合功能，在当前指令处 理过程中不会改变，因此不需要寄存。
6
多周期 数据路径-4
lw rt, imm(rs)
1
00
4 01 SrcB 10
11
ALU
CLK
ALUResult
ALUOut
SignImm
15:0
Sign Extend
11
多周期 数据路径-9
R-Type
• Read from rs and rt • Write ALUResult to register file • Write to rd (instead of rt)
Instr 25:21
20:16
EN
CLK
20:16 0 15:11 1
Data
CLK
CLK
WE3
A1
RD1
MIPS CPU详细介绍
MIPS CPU详细介绍MIPS是世界上很流行的一种RISC处理器。
MIPS的意思是“无内部互锁流水级的微处理器”（Microprocessor without interlocked piped stages），其机制是尽量利用软件办法避免流水线中的数据相关问题。
它最早是在80年代初期由斯坦福（Stanford）大学Hennessy教授领导的研究小组研制出来的。
MIPS公司的R系列就是在此基础上开发的RISC工业产品的微处理器。
这些系列产品为很多计算机公司采用构成各种工作站和计算机系统。
MIPS技术公司是美国著名的芯片设计公司，它采用精简指令系统计算结构(RISC)来设计芯片。
和英特尔采用的复杂指令系统计算结构(CISC)相比， RISC 具有设计更简单、设计周期更短等优点，并可以应用更多先进的技术，开发更快的下一代处理器。
MIPS是出现最早的商业RISC架构芯片之一，新的架构集成了所有原来MIPS指令集，并增加了许多更强大的功能。
1986年推出R2000处理器，1988年推出R3000处理器，1991年推出第一款64位商用微处理器R4000。
之后，又陆续推出R8000（于 1994年）、R10000（于1996年）和R12000（于1997年）等型号。
1999年，MIPS公司发布MIPS 32和MIPS 64架构标准。
2000年，MIPS公司发布了针对MIPS 32 4Kc的新版本以及未来64位MIPS 64 20Kc处理器内核。
在MIPS芯片的发展过程中，SGI公司在1992年收购了MIPS计算机公司，1998年，MIPS公司又脱离了SGI，成为MIPS技术公司； MIPS32 4KcTM 处理器是采用MIPS技术特定为片上系统(System-On-a-Chip)而设计的高性能、低电压32位MIPS RISC 内核。
采用MIPS32TM体系结构，并且具有R4000存储器管理单元（MMU）以及扩展的优先级模式，使得这个处理器与目前嵌入式领域广泛应用的 R3000和R4000系列（32位）微处理器完全兼容.新的 64 位 MIPS 处理器是RM9000x2，从“x2”这个标记判断，它包含了不是一个而是两个均具有集成二级高速缓存的64位处理器。
mips的概念
mips的概念MIPS概念及相关内容什么是MIPS？MIPS（Microprocessor without Interlocked Pipeline Stages）是一种基于RISC（Reduced Instruction Set Computer）架构的微处理器设计。
它是由美国斯坦福大学的约翰·亨尼西（John L. Hennessy）和大卫·帕特森（David A. Patterson）教授在1981年开发的。
MIPS的特点MIPS架构具有以下特点：•简化指令集：MIPS指令集采用精简的指令，每条指令完成的功能相对简单。
这使得MIPS处理器可以通过更少的硬件资源实现更高的执行效率。
•早期流水线：MIPS架构引入了流水线技术，将指令执行过程划分为多个阶段，可以同时执行多条指令。
这提高了处理器的吞吐量和效率。
•延迟槽：MIPS指令集的每条指令后面都有一个延迟槽，延迟槽中的指令会在下一条指令执行之前执行。
这可以最大程度地利用流水线的并行性，提高指令执行效率。
•32位架构：MIPS架构是一个32位的架构，可以处理32位的数据和地址。
这使得MIPS可以支持大量的内存和数据处理需求。
MIPS的应用领域MIPS架构由于其优秀的性能特点，在多个领域得到了广泛的应用：•嵌入式系统：MIPS架构被广泛应用于各类嵌入式系统中，如智能手机、路由器、电视机顶盒等。
其高性能和低能耗的特点使得MIPS成为嵌入式领域中的首选架构。
•计算机体系结构教学：MIPS架构作为一种精简的RISC架构，被广泛用于大学计算机体系结构课程中。
许多计算机体系结构教材和实验都以MIPS为基础进行讲解和实践。
•高性能计算：由于其流水线和并行处理的设计，MIPS架构在高性能计算领域也有着广泛的应用。
例如，MIPS架构的服务器可以提供高吞吐量的计算和数据处理能力。
总结MIPS（Microprocessor without Interlocked Pipeline Stages）是一种基于RISC架构的微处理器设计。
mips内存划分
mips内存划分MIPS（Microprocessor without Interlocked Pipeline Stages）是一种常见的RISC（Reduced Instruction Set Computing）微处理器架构，广泛应用于嵌入式系统和高性能计算领域。
在MIPS体系结构中，内存划分是非常重要的，它决定了存储器地址空间的分配和使用方式。
下面将介绍一些与MIPS内存划分相关的内容。
1. MIPS内存划分的基本原则和概念MIPS体系结构将整个地址空间划分为几个不同的区域，包括代码段、数据段和堆栈段。
这些区域分别用于存储程序的指令、数据和函数的参数和局部变量。
代码段通常是只读的，存储程序的指令。
数据段存储程序的全局变量和静态变量。
堆栈段用于存储函数调用时的局部变量和返回地址等信息。
2. MIPS内存划分的地址分配MIPS体系结构使用32位地址总线，因此可以访问的最大地址空间是4GB。
通常将低地址部分分配给指令和数据段，高地址部分分配给堆栈段。
例如，可以将代码段分配在0x00000000到0x0FFFFFFF之间，数据段分配在0x10000000到0x1FFFFFFF之间，堆栈段分配在0x20000000到0xFFFFFFFF之间。
3. 代码段代码段用于存储程序的指令。
在MIPS体系结构中，代码段通常是只读的，因此禁止在代码段中进行写操作。
代码段通常包括程序的起始地址和结束地址，以及各个指令的地址和机器码。
在程序执行过程中，CPU会从代码段中取出指令并执行。
4. 数据段数据段用于存储程序的全局变量和静态变量。
在MIPS体系结构中，数据段可以被读取和写入。
数据段内存的分配可以通过众多指令实现，例如使用"li"指令将数据加载到寄存器中，然后通过"sw"指令将数据存储到数据段中的某个地址。
5. 堆栈段堆栈段用于存储函数调用时的局部变量、返回地址等信息。
堆栈段的栈顶通常指向堆栈的最高地址，栈底指向堆栈的最低地址。
单总线结构mips cpu工作原理
单总线结构mips cpu工作原理
单总线结构MIPS CPU的工作原理主要分为指令周期和数据周期两个阶段。
在指令周期中，CPU从内存中获取指令，然后解码并执行该指令。
指令周
期状态机（FSM）负责管理指令周期的各个阶段。
在数据周期中，CPU根
据指令的需要，从内存中读取或写入数据。
数据周期状态机（FSM）负责管理数据周期的各个阶段。
在MIPS CPU中，指令和数据共享同一条总线，即单总线。
这意味着在任
何给定的时间点，CPU只能进行指令读取或数据读取，而不是同时进行。
这种设计有助于简化硬件结构，减少硬件复杂度和成本，并提高资源利用率和系统响应速度。
以上内容仅供参考，如需更多信息，建议查阅MIPS CPU的相关书籍或咨
询专业技术人员。
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MIPS的RISC体系结构和CISC体系结构有所 不同，值得一提的是正是一些不同的处理， 导致我们在编码中引起了一些问题。
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工作中与处理器有关的问题 之 符号位
符号位的问题可以肯定的是这个和mips的一个 很重要的特性有关：mips只能处理32位的数据。 也即如果对两个char相加，mips需要把两个char填 充成两个32位的数，并对符号位进行处理，以保 存溢出等特性，然后再相加。
对于一名驱动工程师来说应该对处理器（包括 诸如交换芯片之类的）、FPGA和flash芯片等硬件 知识有所了解才行。
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是否必要了解MIPS处理器知识 二
但是由于我们在开发过程中不会牵扯具体的 bsp开发（起码大部分不会），因此硬件知识的了 解并不是必须的。
但是从我个人观点看，硬件能够帮我们更好的 理解软件，因为硬件才是我们软件的最直接的用 户，毕竟我们写的程序是给硬件执行的。
都是在栈内分配空间。所以如果递归调用层 次过深的话，就有可能栈溢出。不要在递归 函数内申请大的空间。
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工作中与处理器有关的问题 之 编译&反汇编
这个章节一般不会用到，但是如果能理解对提高问题处理能力还是 有帮助的。这个是编译模拟器的.a时的截图：
红色部分大家应该能注意到这个名称包含了一个“pentium”，实
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工作中与处理器有关的问题 之 字节对齐 二
为什么要字节对齐？ 因为某些处理器不允许16位和32位的数据在内
存中任意排放。 通常32位的处理器通过总线访问（包括读和写
）内存数据。每个总线访问周期可以访问32位内 存数据。内存数据是以8位的字节为单位存放的。 假如一个32位的数据没有在4字节整除的内存地址 处存放，那么处理器就需要2个总线周期对其进行 访问。通过合理的内存对齐可以提高访问效率。
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工作中与处理器有关的问题 之 字节序 二
说到字节序，一定要区分主机序和网络序。 网络序：TCP/IP各层协议将字节序定义为BigEndian，因此TCP/IP协议中使用的字节序通常称之 为网络字节序。 主机序：它遵循Little-Endian规则。所以当两台 主机之间要通过TCP/IP协议进行通信的时候就需要 调用相应的函数进行主机序（Little-Endian）和网 络序（Big-Endian）的转换。
而我们为什么要会反汇编。我在2126EA-MA(B)这款MIPS 芯片的设备中深刻体会了一把，也吃到了不少甜头。个人 觉得反汇编有两个作用：1、debug。有些看代码很难找的 bug在反汇编下很容易“原形毕露”。2、更好的理解你的 代码。反汇编出来的东西更接近指令，对比阅读能让你更 好的理解同一个功能，用不同的代码写会有什么不同的指 令体现，什么方式效率更高。这也是我上面提到的大家最 好抽空学学汇编语言，有助于理解代码，更好更快的定位 问题。
际就是奔腾处理器的名称。从这个可以看出，编译器是直接和处理器 相关的，不同的处理器会有不同的编译器。不知道谁看过《疯狂的程 序员》，里面就提到一个汇编的问题，说懂得汇编的人有个好处，不 用等那些最新的CPU的编译器，因为厂商推出一款新的架构的处理器 的时候，有可能会先推出汇编编译程序，其他语言的编译器可能需要 过一阵子才能发布。之所以这样是因为不同的CPU的指令集是不一样 的，而汇编基本是和指令集挂钩的，因为汇编解析程序实现比较容易 ，而像C这种高级语言的解析则费劲的多。
工作中与处理器有关的问题 之 字节对齐 二
为什么要字节对齐？（续二） mips是定长指令的设计，每条指令都是32比特
（或许会有64的出现？）。 32位的指令长度也就意味着要传递一个32位的
地址起码需要两条指令（指令有若干位是操作码 ）。因此如果在mips中如果需要实现不对齐的内 存访问，需要耗费更多的时间。于是mips干脆直 接不处理这种情况，遇到不对齐的直接error。
编译中大部分的错误提示都是语言性质的提示，处理器性质的提示 很少。。
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工作中与处理器有关的问题 之 编译&反汇编
编译过程我们不用太多关注处理器的信息，那是编译器 的任务。但是反汇编的时候，如果需要理解反汇编出来的 代码，则必须要理解相关处理器的指令集。我认为应该多 少学习一下汇编代码。
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工作中与处理器有关的问题 之 异常
不同的CPU对异常的定义是不一样的，比如这段代码： int *piTest = (int*)3; *piTest = 1;这段代码PPC能正常处理， MIPS则会抛出异常。另外还有一些修改data段的操作，在 PPC上是没问题的，X86上会异常。
在不对齐的情况下，有些处理器会通过组合指 令的方式达到目标。比如需要从地址1处取一个 unsigned int类型数据，可以先从0处取4字节，然 后从4处取4字节，再进行移位相或获得需要的数 。如果是一个int类型，则更加麻烦，因为移位的 时候需要处理符号位，对效率会有很大影响。
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这个也要求大家在定义数据的时候，需要考虑 好，这个数据的特性，是有符号的还是无符号的
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工作中与处理器有关的问题 之 堆栈溢出 一
从物理上讲，堆栈就是一段连续分配的内存空 间。在一个程序中，会声明各种变量。静态全局 变量是位于数据段并且在程序开始运行的时候被 加载。而程序的动态的局部变量则分配在堆栈里 面。
与MIPS体系结构相关的 处理器知识
软件五部技术三组
oomm./com
大纲 ➢是否必要了解MIPS处理器知识 ➢工作中与处理器有关的问题 ➢ISCOM2126EA-MA（B）中处理器相 关体现 ➢个人的一些理解 ➢问题讨论
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异常一般通过中断处理，当CPU断定产生了异常的时候 ，会产生一个中断，然后跳转到相应的中断向量去执行中 断处理。。
不同的CPU对异常的定义不一样，编码怎么办？按照最 严格的那个来。比如字节对齐，看起来较真了一点，但是 这个在那些容忍不对齐的设备上也是有好处的，可以提高 效率。而修改data段，本身就是一个不符合常理的操作。
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工作中与处理器有关的问题 之 字节对齐 四
字节对齐的细节和编译器实现相关，但一般而 言，满足三个准则： 1) 结构体变量的首地址能够被其最宽基本类型成 员的大小所整除； 2) 结构体每个成员相对于结构体首地址的偏移量 （offset）都是成员大小的整数倍， 如有需要编译器会在成员之间加上填充字节（ internal adding）； 3) 结构体的总大小为结构体最宽基本类型成员大 小的整数倍，如有需要编译器会在最 末一个成员之后加上填充字节（trailing padding）
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个人的一些理解 一
以下是个人的一些对处理器、编译器的理解后 总结的编程习惯： （一）不要有太多的条件分支。这个与处理器的 流水线技术有关。一条指令的执行一般会分成几 个步骤，比如取指、译指、执行指令等，很多处 理器有7-20个左右的步骤，每条指令都需要顺序 经过每个步骤。另外指令是需要依次执行的。以 三个步骤为例说明流水线技术。每个步骤都需要 特定的硬件模块执行，比如取指需要取指模块完 成，译指需要译指模块完成。假设每个步骤耗时 为t，如果处理器只有执行结束一条指令的所有步 骤之后才执行下一条指令，那么三条指令（A、B 、C）总共需要9t时间。如果采用流水线技术，那 么当A进入译指模块的时候，取指模块已经取出B
是否必要了解MIPS处理器知识 一
以前我们公司大多设备使用的都是PPC的处理器 ，而本次我们组最新准备发布的产品 ISCOM2126EA-MA（B）设备则使用的是MIPS的处 理器，由于体系结构的不同，在这次开发过程中 遇见了很多不同种类的问题，看似都是很小的问 题但对我们的设备却有着较大的影响，也考验了 一把我们的编码规范，我想先向大家介绍一下 MIPS这种处理器，给大家扫扫盲。
MIPS是世界上很流行的一种RISC处理器。MIPS 的意思是“无内部互锁流水级的微处理器 ”(Microprocessor without interlocked piped stages) ，其机制是尽量利用软件办法避免流水线中的数 据相关问题。
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是否必要了解MIPS处理器知识 三
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个人的一些理解 二
的指令了，当A进入执行阶段的时候，B进入译指 阶段，C进入取指阶段。这样下来三条指令只需花 费5t的时间，当指令很多的时候，每条指令花费 的时间应该是t。当然这个是理想情况，导致流水 线中断的有多个原因，比如数据依赖和条件分支 ，这里说一下条件分支。在条件分支下，A的下一 条指令可能不是B而是E。如果A执行完成之后，发 现下一条指令是E而不是B，这个时候，B已经完成 了译指，C完成了取指。但是不但白做了，还增加 了额外的负担：清空流水线，这个对效率的影响 是很明显的。因此对于那些对效率要求很高的算
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工作中与处理器有关的问题 之 字节对齐 一
编程规范里面提到过数据结构设计需要考虑字 节对齐。
所谓字节对齐，就是要求某个数据在内存中的 起始位置必须是该数据类型的对齐大小的整数倍 。基本数据类型（char，int，long等）的对齐大小 等同于类型的大小，结构体的对齐大小等同于其 各成员变量的对齐大小的最大小必须 是对齐大小的整数倍。
工作中与处理器有关的问题
经常遇到的典型问题或者说我能想到的有以下这些 ：
➢ 字节序 ➢ 字节对齐 ➢ 异常 ➢ 符号位问题 ➢ 堆栈溢出 ➢ 空指针 ➢ 编译&反汇编
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工作中与处理器有关的问题 之 字节序 一
字节序问题：大端法小端法 其实说白了就是一个顺序问题。现代的计算机 系统一般采用字节(Octet, 8 bit Byte)作为逻辑寻址 单位。当物理单位的长度大于1个字节时，就要区 分字节顺序。常见的字节顺序有两种：Big Endian 和Little Endian. Intel X86平台采用Little Endian，而 PowerPC、ARM、MIPS处理器则采用了Big Endian 于是问题来了，一个两字节的数0XABCD，要 存储在0-1这两个字节中，那么0中是存AB还是CD ，PPC、ARM和MIPS等选择了AB，X86选择了CD.