2017年数字IC类笔试面试试题
IC笔试面试题目
IC笔试面试题目集合1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPG等的概念）。
（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。
（未知）FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点模拟电路3、基尔霍夫定律的内容是什么？（仕兰微电子）基尔霍夫定律（Kirchhoff Law）基尔霍夫电流定律（KCL）：对任一集总参数电路中的任一节点，在任一瞬间，流出该节点的所有电流的代数和恒为零。
基尔霍夫电压定律（KVL）：对任一集总参数电路中的任一回路，在任一瞬间，沿此回路的各段电压的代数和恒为零。
4、平板电容公式C=εS/4πkd5、三极管曲线特性。
（未知）6、描述反馈电路的概念，列举他们的应用。
（仕兰微电子）反馈是将放大器输出信号(电压或电流)的一部分或全部,回授到放大器输入端与输入信号进行比较(相加或相减),并用比较所得的有效输入信号去控制输出,这就是放大器的反馈过程.凡是回授到放大器输入端的反馈信号起加强输入原输入信号的,使输入信号增加的称正反馈.反之则反.按其电路结构又分为:电流反馈电路和电压反馈电路.正反馈电路多应用在电子振荡电路上,而负反馈电路则多应用在各种高低频放大电路上.因应用较广,所以我们在这里就负反馈电路加以论述.负反馈对放大器性能有四种影响: 1.负反馈能提高放大器增益的稳定性. （温度稳定性）2.负反馈能使放大器的通频带展宽. 3.负反馈能减少放大器的失真. 4.负反馈能提高放大器的信噪比. 5.负反馈对放大器的输出输入电阻有影响。
IC类面试题
IC类面试题IC类面试题一、基础知识部分1. 什么是集成电路（Integrated Circuit），它的优点和应用范围是什么？2. 请解释什么是半导体（Semiconductor），以及半导体材料的特点。
3. 请简要介绍一下半导体器件（如二极管、三极管）的结构、工作原理和应用。
4. 请解释什么是超大规模集成电路（VLSI），以及它的特点和应用范围。
5. 什么是数字集成电路（Digital Integrated Circuit）和模拟集成电路（Analog Integrated Circuit）？请列举它们各自的应用领域。
6. 请简要介绍一下有源器件（如场效应管、双极型晶体管）和无源器件（如电阻、电容、电感）的基本原理和应用。
二、设计能力部分1. 请设计一个简单的二极管整流电路，并解释它的工作原理和应用。
2. 如何设计一个简单的数字电路，将一个四位二进制数转换为十进制数？3. 请设计一个模拟滤波电路，用于去除输入信号中的高频噪声。
4. 如何设计一个集成电路，实现一个温度控制系统？请简要描述设计思路。
5. 请设计一个数字信号处理电路，能够实现输入数据的快速傅里叶变换。
6. 如何设计一个功率放大器电路，实现对输入信号的放大和输出？三、实践能力部分1. 请解释什么是电子设计自动化工具（Electronic Design Automation，简称EDA），并介绍一种常用的EDA工具。
2. 请介绍一种常用的半导体器件制造工艺，并谈谈其优缺点。
3. 请介绍一种常用的可编程逻辑器件（Programmable Logic Device，简称PLD），并解释它的工作原理和应用。
4. 请列举一些常见的集成电路封装形式，并解释它们的特点和应用场景。
5. 请介绍一种常用的模拟集成电路设计方法，以及一种常用的数字集成电路设计方法。
四、综合能力部分1. 在集成电路设计中，如何确定适当的工艺尺寸和电路结构，以实现设计要求？2. 在集成电路设计和制造中，如何解决功耗、发热和可靠性等问题？3. 在开发一个集成电路产品时，您认为最重要的是什么，为什么？4. 请谈谈您对未来集成电路技术发展的看法，以及您认为可能面临的挑战和机遇。
数字IC设计工程师招聘面试笔试100题附答案
数字IC设计工程师招聘面试笔试100题附答案数字IC设计工程师招聘面试笔试100题附答案1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。
改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除能够使用带时钟的触发器外，还能够使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。
2：同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其它的触发器的状态变化不与时钟脉冲同步。
3：时序设计的实质：时序设计的实质就是满足每一个触发器的建立/保持时间的要求。
4：建立时间与保持时间的概念？建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。
5：为什么触发器要满足建立时间和保持时间？因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。
这就是为什么要用两级触发器来同步异步输入信号。
这样做能够防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。
（比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要经过反馈来锁存状态，从后级门传到前级门需要时间。
数字IC找工作常考笔试题
数字IC找工作常考笔试题1、状态机要注意的是状态机采用的编码、组合逻辑与时序逻辑的编写规则；2、分频器偶数分频、奇数分频以及小数分频；3、时序分析会分析时序逻辑电路的时序，计算关健路径的slack，包括存在锁存器的情况下的时序分析，metastability、竞争冒险以及这些现象的解决方法；4、perl编程比如perl统计出一段字母中每个字母的重复次数；5、小题一般都是IC方面的基本常识，比如棍图，systemverilog的优点，ASIC与FPGA之间代码如何移植等等。
6、国民的面试题：给出一个配置信号C，范围是0~15。
同时给出一个待毛刺的信号A和时钟信号clk。
毛刺的定义是持续时间小于等于C拍。
要求是滤掉毛刺，设计一个系统，要求细化到能写verilog的程度，并说明优缺点。
比如C=3，即是滤掉持续时间小于等于3拍的突变信号7、同步电路和异步电路的区别是什么？（仕兰微电子）8、什么是同步逻辑和异步逻辑？（汉王笔试）9、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）10、setup time和hold time(1)什么是Setup和Holdup时间？（汉王笔试）(2)setup和holdup时间,区别.（南山之桥）(3)解释setup time和hold time的定义和在时钟信号延迟时的变化。
(4)解释setup和hold time violation，画图说明，并说明解决办法。
（威盛VIA2003.11.06上海笔试试题）(5)给了reg的setup,hold时间，求中间组合逻辑的delay范围。
（飞利浦－大唐笔试）(6)时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。
组合逻辑电路最大延迟为T2max,最小为T2min。
问，触发器D2的建立时间T3和保持时间应满足什么条件。
（华为）(7)给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决定最大时钟的因素，同时给出表达式。
2017数字IC招聘精选面试题
2017年数字IC招聘精选面试题注：红色为不会数字部分逻辑同步复位和异步复位：同步复位：同步复位仅在有效的时钟沿时对触发器复位，该复位信号经过组合逻辑馈送到触发器的D输入端。
同步复位优缺点：1）、优点：同步复位可以保证100%同步，可以对小的复位毛刺滤波；同步复位可以在时钟周期之间，对逻辑等式产生的毛刺进行滤波；a、有利于仿真器的仿真b、可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一般较高。
c、因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺2）、缺点：同步复位有时需要脉冲展宽，用以保证时钟有效期间有足够的复位宽度；同步复位将复位信号经过组合逻辑馈送到数据输入端，从而增加了数据通道使用组合逻辑门数和相应的时延；a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。
同时还要考虑，诸如：clk skew,组合逻辑路径延时,复位延时等因素。
b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。
C. An active clock is essential for a synchronous reset design. Hence you can expect more powerconsumption.异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位异步复位优点：d、、最大优点是只要综合工具工艺库有可异步复位的触发器，那么该触发器的数据输入通道就不需要额外的组合逻辑；e、、电路在任何情况下都能复位而不管是否有时钟出现。
a、大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源b、设计相对简单。
c、异步复位信号识别方便d、Clocking scheme is not necessary for an asynchronous design. Hence design consumes less power. Asynchronousdesign style is also one of the latest design options to achieve low power. Design community is scrathing theirhead over asynchronous design possibilities.异步复位缺点：1）、最大的问题在于它属于异步逻辑，问题出现在复位释放时，而不是有效时，如果复位释放接近时钟有效沿，则触发器的输出可能进入亚稳态，从而使复位失败。
eetopcn数字IC设计工程师笔试面试经典100题大部分有答案word精品文档21页
1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。
改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。
2：同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
3：时序设计的实质：时序设计的实质就是满足每一个触发器的建立/保持时间的要求。
4：建立时间与保持时间的概念？建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。
5：为什么触发器要满足建立时间和保持时间？因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。
这就是为什么要用两级触发器来同步异步输入信号。
这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。
（比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。
ic面试题目
ic面试题目在工程领域中，集成电路（Integrated Circuit，IC）是一种由许多电子元件组成的电路，其主要作用是将多个电子元件集成在一个芯片上，以实现各种电子设备的功能。
IC技术是现代电子产业的核心之一，对于电子工程师而言，掌握IC设计和制造技术显得尤为重要。
面试是进入IC领域的一个重要步骤，通过面试可以让面试官了解应聘者的技术水平、工作经验以及解决问题的能力。
下面是一些常见的IC面试题目，我们来看一下：1. 请简要介绍一下集成电路（IC）的基本概念和应用领域。
集成电路是将多个电子元件（如晶体管、电容器、电阻器等）集成在一个芯片上的电路，通常使用半导体材料制成。
IC广泛应用于各种电子设备中，如计算机、手机、家电、汽车等。
它可以实现电子元器件的高度集成和小尺寸化，并具有低功耗、高可靠性等优点。
2. 请简述集成电路设计的主要流程。
集成电路设计主要包括以下几个步骤：（1）需求分析：确定IC的功能和性能指标。
（2）电路设计：通过模拟电路和数字电路的设计，实现IC的功能。
（3）布局设计：将电路设计图映射到芯片的布局上，确定电路元件的位置。
（4）版图设计：在布局的基础上，进行版图设计，编写版图规则。
（5）电路验证：对设计的电路进行仿真分析，确保电路的性能和可靠性。
（6）制造流程：将设计好的版图送入制造工艺流程，生产IC芯片。
（7）芯片测试：对生产的芯片进行测试，确保其功能和性能符合要求。
3. 什么是EDA工具？请举例说明。
EDA全称为Electronic Design Automation，即电子设计自动化，它是用于集成电路设计的软件工具。
EDA工具能够实现电路设计的各个环节，例如原理图绘制、电路仿真、版图设计等。
常见的EDA工具有Cadence公司的OrCAD、Mentor Graphics公司的PADS、Synopsys公司的Design Compiler等。
4. 对于数字集成电路设计，我们常用什么编程语言进行描述和仿真？在数字集成电路设计中，我们常用硬件描述语言（Hardware Description Language，HDL）进行描述和仿真。
数字IC类笔试面试题
威盛logic design engineer考题1。
一个二路选择器，构成一个4路选择器，满足真值表要求、2。
已知A,B,C三个信号的波形，构造一个逻辑结构，使得从AB可以得到C，并且说明如何避免毛刺3。
一段英文对信号波形的描述，理解后画出波形，并采用verilog实现。
4。
169.6875转化成2进制和16进制5。
阐述中断的概念，有多少种中断，为什么要有中断，举例6。
这道比较搞，iq题，5名车手开5种颜色的车跑出了5个耗油量（milespergallon)，然后就说什么颜色的车比什么车手的耗油量多什么的，判断人，车，好油量的排序ft致死，看了一堆FSM和数字电路没啥用，结果基本的冬冬把自己搞死了。
不过mixedsignal里的数字部分到是很全的考察了数字的冬冬（转）几道威盛电子的FPGA工程师试题7、解释setup和hold time violation,画图说明,并说明解决办法.17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素,同时给出表达式.18、说说静态、动态时序模拟的优缺点.19、一个四级的Mux,其中第二级信号为关键信号如何改善timing22、卡诺图写出逻辑表达使.23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和28Please draw the transistor level schematic of a cmos 2 input AND gate andexplain which input h as faster response for output rising edge.(less delaytime).30、画出CMOS的图,画出tow-to-one mux gate.45、用逻辑们画出D触发器46、画出DFF的结构图,用verilog实现之.68、一个状态机的题目用verilog实现73、画出可以检测10010串的状态图,并verilog实现之.80、Please draw schematic of a common SRAM cell with 6 transistors,point outwhich nodes can store data and which node is word line control? (威盛笔试circuit design)（转）VIA数字IC笔试试题1。
IC笔试、面试题库(含答案)
2、FPGA和ASIC的概念，他们的
区别。（未知）
ASIC:专用集成电路，它是面向专门用
途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，
短、交货周期供货的全定制，半定制集成电
路。与门阵列等其它ASIC (Application
Specific IC)相比，它们又具有设计开发周期
量产的电子产品。
14
熔丝型开关
PLICE（可编程逻辑互连电路单元）
熔丝断开为1
01
A1 A 0
0 0
0 1
1 0
1 1
1
0
10 00 00 1
0
Y1
0
0
0
1
Y2 Y3 Y4
0 0 0
0 0 1
1 0 0
0 0 1
十进制
0
1
4
9
用高压将PLICE
介质击穿。
反熔丝型开关
15
在反熔丝PROM中，各连接点放的不是熔丝，而
单片微型计算机(Single Chip
Microcomputer)，是指随着大规模集成
电路的出现及其发展，将计算机的
CPU、RAM、ROM、定时数器和多种
I/O接口集成在一片芯片上，形成芯片
级的计算机。
4
设计方法上从CISC结构演变到RISC结构
通常将采用英特尔处理器的服务器称为
IA (Intel Architecture)架构服务器，由于
Logic
0.35/0.3µm 3.3V/5V
Mix Mode
NVM
Hi-Voltage
CIS
Rtn
0.15µm
数字IC后端笔试面试题库(附知识星球活动)
1. 简述数字IC设计流程2. 阐述下数字后端如何选择工艺节点（process node），如何选择metal stack(比如是选用1P7M还是1P8M)?3. 如何做好floorplan?大概阐述下做floorplan的步骤？如何qualify floorplan?4. 当design中memory特别多，多到已经无法全部摆放在boundary的周围，请问是否可以把memory摆放在core区域，为什么？这样做的利弊分别是什么？5. 如何规划powerplan?衡量powerplan好坏的指标有哪些？6. 影响标准单元延迟的因素有哪些？net delay是否可以为负值？为什么？如果可以为负值，请解释原因。
7. 请阐述placement这个步骤的作用，干什么的？placement这步包含哪些子步骤？8. 在placement阶段，针对时钟clock和reset等信号，是否需要额外特殊处理？为什么？9. placement后，如果发现timing violation比较大，应该如何debug？应该从哪些方面着手分析？10. placement阶段优化timing的方法，策略有哪些？11. 如何qualify一个placement结果？12. placement阶段是否需要设置clock uncertainty?如果需要，应该设多少值？13. 何为congestion？如果design中有比较严重的congestion，应该如何处理？14. 阐述下时钟树综合（clock tree synthesis）的作用？为何要做时钟树综合？15. 时钟树上clock inverter或者buffer的类型应该如何确定？是否可以用clock buffer来长tree？16. 要想让工具长好某段tree，应该告诉工具哪些要素？如何qualify一段clock tree?17. Clock tree latency 和clock skew哪个更重要？18. Clock tree太长有何坏处？clock skew较大有何利弊？19. cts之后clock skew是有哪些部分组成？cto后的clock skew值和cts 后的clock skew值有何不一样？20. 对于一个时钟结构比较复杂的设计，给你一个placement的constraint，你能否编写出时钟树约束文件（并非是指定clock inverter类型，max transition值等）？详述下你是如何分析设计的时钟结构的？21. cts后如何分析时钟树是否合理？22. 给定一个timing report，要求判断这条path是setup还是hold的timing report? 要求判断当前的report是什么阶段的report?分析该条path 是否有异常（比如某个delay值比较大等等）？23. 阐述下clock inter-balance是干什么用的？分析其存在的合理性。
IC设计基础笔试面试常见题目(含详细答案)
3、最基本的三极管曲线特性。
4、描述反馈电路的概念，列举他们的应用。 （仕兰微电子） 负反馈种类： （电压并联反馈（ shunt-shunt feedback ） ，电流串联反馈（series-series feedback ） ，电压串联反馈 （series-shunt feedback）和电流并联反馈（shunt-series feedback） ； 负反馈的优点： 4.1 降低放大器的增益灵敏度，因此广泛应用在放大器的设计中（amplifier design） ； 4.2 改变输入电阻和输出电阻； 4.3 改善放大器的线性和非线性失真，因此高质音频放大器通常在 power output stage 采用负反馈； 4.4 有效地扩展放大器的通频带，因此负反馈广泛应用在 broadband amplifiers 中。
关于阻容耦合放大电路阻容耦合放大电路的频带宽度是指上限截至频率与下限截至频率之差阻容耦合放大电路的上限截止频率是指随着频率升高使放大倍数下降到原来的0707倍即3db时的频率阻容耦合放大电路的下限截止频率是指随着频率降低使放大倍数下降到原来的0707倍即3db时的频率
EE 笔试/面试题目集合分类--IC 设计基础
（体效应进一步减小了输入阻抗）
在 RD 较小时输入阻抗为： Z in 共栅极相当于一个电流 buffer 共栅极中，
Cgd 不会在输入-输出产生高频反馈，因此带宽较大；
9.4 共源共栅级放大电路
输出阻抗高： Z out
gm 2 ro 2 ro1 ，容易实现高的本证增益
因为共源共栅具有高的输出阻抗，一种普遍应用是很定电流源。 缺点：M2 叠加在 M1 上导致需要额外的电压余度，输出电压摆幅减小。 三种基本放大电路的对比总结： 相位关系：CS 反相；CG、CD 同相； 放大倍数：CS、CG 较大，CD 小于且接近于 1；
面试笔试题目IC设计基础（流程、工艺、版图、器件）（小编整理）
面试笔试题目IC设计基础（流程、工艺、版图、器件）（小编整理）第一篇：面试笔试题目 IC设计基础(流程、工艺、版图、器件) IC设计基础（流程、工艺、版图、器件）1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。
（未知）答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目）5、描述你对集成电路设计流程的认识。
（仕兰微面试题目）6、简述FPGA等可编程逻辑器件设计流程。
（仕兰微面试题目）7、IC设计前端到后端的流程和eda工具。
（未知）8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知）9、Asic的design flow。
（威盛VIA 2003.11.06 上海笔试试题）10、写出asic前期设计的流程和相应的工具。
（威盛）11、集成电路前段设计流程，写出相关的工具。
（扬智电子笔试）先介绍下IC开发流程：1.）代码输入（design input)用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码语言输入工具：SUMMIT VISUALHDLMENTOR RENIOR图形输入: composer(cadence);viewlogic(viewdraw)2.）电路仿真（circuit simulation)将vhd代码进行先前逻辑仿真，验证功能描述是否正确数字电路仿真工具：Verolog： CADENCE Verolig-XLSYNOPSYS VCSMENTOR Modle-simVHDL : CADENCE NC-vhdlSYNOPSYS VSSMENTOR Modle-sim模拟电路仿真工具：***ANTI HSpice pspice，spectre micro microwave: eesoft : hp3.）逻辑综合（synthesis tools)逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。
2017年数字IC设计工程师招聘面试笔试100题附答案
2017年数字IC设计工程师招聘面试笔试100题附答案1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
同步时序逻辑电路的特点：各触发器的时钟端全数连接在一路，并接在系统时钟端，只有那时钟脉冲到来时，电路的状态才能改变。
改变后的状态将一直维持到下一个时钟脉冲的到来，现在不管外部输入x 有无转变，状态表中的每一个状态都是稳固的。
异步时序逻辑电路的特点：电路中除能够利用带时钟的触发器外，还能够利用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的转变直接引发。
2：同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因此所有触发器的状态的转变都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态转变与时钟脉冲同步，而其他的触发器的状态转变不与时钟脉冲同步。
3：时序设计的实质：时序设计的实质确实是知足每一个触发器的成立/维持时刻的要求。
4：成立时刻与维持时刻的概念？成立时刻：触发器在时钟上升沿到来之前，其数据输入端的数据必需维持不变的最小时刻。
维持时刻：触发器在时钟上升沿到来以后，其数据输入端的数据必需维持不变的最小时刻。
5：什么缘故触发器要知足成立时刻和维持时刻？因为触发器内部数据的形成是需要必然的时刻的，若是不知足成立和维持时刻，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳固，在0和1之间转变，这时需要通过一个恢复时刻，其输出才能稳固，但稳固后的值并非必然是你的输入值。
这确实是什么缘故要用两级触发器来同步异步输入信号。
如此做能够避免由于异步输入信号关于本级时钟可能不知足成立维持时刻而使本级触发器产生的亚稳态传播到后面逻辑中，致使亚稳态的传播。
（比较容易明白得的方式）换个方式明白得：需要成立时刻是因为触发器的D端像一个锁存器在同意数据，为了稳固的设置前级门的状态需要一段稳固时刻；需要维持时刻是因为在时钟沿到来以后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时刻。
数字电路面试题集锦精选文档
数字电路面试题集锦精选文档TTMS system office room 【TTMS16H-TTMS2A-TTMS8Q8-2017年数字电路面试题集锦1、同步电路和异步电路的区别是什么（仕兰微电子）2、什么是同步逻辑和异步逻辑（汉王笔试）同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求（汉王笔试）线与逻辑是两个输出信号相连可以实现与的功能。
在硬件上，要用oc门来实现，由于不用 oc门可能使灌电流过大，而烧坏逻辑门。
同时在输出端口应加一个上拉电阻。
4、什么是Setup 和Holdup时间（汉王笔试）5、setup和holdup时间,区别.（南山之桥）6、解释setup time和hold time的定义和在时钟信号延迟时的变化。
（未知）7、解释setup和hold time violation，画图说明，并说明解决办法。
（威盛VIA上海笔试试题）Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。
建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。
输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。
如果hold time 不够，数据同样不能被打入触发器。
建立时间 (Setup Time)和保持时间（Hold time）。
建立时间是指在时钟边沿前，数据信号需要保持不变的时间。
保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。
如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现 metastability 的情况。
如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
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2017年数字IC类笔试面试试题威盛logic design engineer考题1。
一个二路选择器，构成一个4路选择器，满足真值表要求、2。
已知A,B,C三个信号的波形，构造一个逻辑结构，使得从AB可以得到C，并且说明如何避免毛刺3。
一段英文对信号波形的描述，理解后画出波形，并采用verilog 实现。
4。
169.6875转化成2进制和16进制5。
阐述中断的概念，有多少种中断，为什么要有中断，举例6。
这道比较搞，iq题，5名车手开5种颜色的车跑出了5个耗油量（milespergallon)，然后就说什么颜色的车比什么车手的耗油量多什么的，判断人，车，好油量的排序ft致死，看了一堆FSM和数字电路没啥用，结果基本的冬冬把自己搞死了。
不过mixedsignal里的数字部分到是很全的考察了数字的冬冬（转）几道威盛电子的FPGA工程师试题7、解释setup和hold time violation,画图说明,并说明解决办法. 17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有clock 的delay,写出决定最大时钟的因素,同时给出表达式.18、说说静态、动态时序模拟的优缺点.19、一个四级的Mux,其中第二级信号为关键信号如何改善timing22、卡诺图写出逻辑表达使.23、化简F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和28Please draw the transistor level schematic of a cmos2input AND gate andexplain which input has faster response for output rising edge.(less del aytime).30、画出CMOS的图,画出tow-to-one mux gate.45、用逻辑们画出D触发器46、画出DFF的结构图,用verilog实现之.68、一个状态机的题目用verilog实现73、画出可以检测10010串的状态图,并verilog实现之.80、Please draw schematic of a common SRAM cell with6transistors,point o utwhich nodes can store data and which node is word line control?(威盛笔试circuit design)（转）VIA数字IC笔试试题1。
解释setup和hold time violation，画图说明，并说明解决办法。
2。
说说静态、动态时序模拟的优缺点。
3。
用一种编程语言写n!的算法。
4。
画出CMOS的图，画出tow-to-one mux gate。
5。
说出你的最大弱点及改进方法。
6。
说出你的理想。
说出你想达到的目标。
考的都与CMOS有关，不少就是数电开头关于CMOS的一些电路。
1.画一个CMOS的二输入与非门2.画CMOS的反相器，Vo-Vi图，指出其中NMOS和PMOS的工作区。
4.画六个寄存器组成的RAM，说明哪些是存数据（？），哪些是time control line5.描述阻抗的定义，比较在CMOS过程中，金属，xx，diffusion的阻抗凭印象，各位大牛补充1.please give a block diagram of Costas PLL loop and give your ideas on howto implement it purely in DSP software,assuming that PLL's input is digi tized IF signal,which factors determine PLL order?And describe PLL fe atures with different loop orders3.please explain how spread spectrum c ommunication scheme can restrain narrow-band and wide-band interfer nce respectively.4.On account a large frenquency offset between carrier and radio signal, give your ideas on how to acquire timing and carrier synchronization in spread spectrum demodulation.5.please write basic equations of adaptives LMS(least-mean-square)algo rithe.and describe how to estimate the gradient vector.8.An analog IF signal center4.309Mhz,after a bandpass filter,it is sampleat5.714Mhz then where can we find it in nomalized frequency band?(with formuls)1。
一个二路选择器，构成一个4路选择器，满足真值表要求2。
已知A,B,C三个信号的波形，构造一个逻辑结构，使得从A B可以得到C，并且说明如何避免毛刺3。
一段英文对信号波形的描述，理解后画出波形，并采用verilog实现。
4。
169.6875转化成2进制和16进制5。
阐述中断的概念，有多少种中断，为什么要有中断，举例6。
这道比较搞，iq题，5名车手开5种颜色的车跑出了5个耗油量（miles per gallon)，然后就说什么颜色的车比什么车手的耗油量多什么的，判断人，车，好油量的排序（转）1、炬力集成笔试题，其中AMBA总线会考到。
AHB比较复杂，笔试的时候考的APB总线。
1。
一个四级的Mux,其中第二级信号为关键信号,如何改善timing 2.一个状态机的题目用verilog实现不过这个状态机话的实在比较差很容易误解的3.卡诺图写出逻辑表达使...4.用逻辑们画出D触发器5.给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决定最大时钟的因素同时给出表达式6。
c语言实现统计某个cell在某.v文件调用的次数(这个题目真bt) 7cache的主要部分什么的8Asic的design flow....一个38译码器设计一个FIFO，给出I/O信号，大小是4000Byte，数据8bit，难点在Read Enabel(Output)问你在logic design领域遇到什么难题，如何解决？1.一个verilog的描述，要求你使用管子实现，并计算时序2.写一个memory的仿真模型3.给一个类似y(n)=a*y(n-1)+b*x(n)等等好多项的一个表达式，系统函数，画结构图4.一个卖报纸的fsm,关键之关键你要知道nickel和dime杀意思，载了5.gray码计数器地门实现6.画一个ff7.给一个时序电路加约束，满足setup,hold等要求，注意是两个时钟8.接上面，结果后方真约束不满足，如何改？9.3-8译码器地门实现10.一个计数器的verilog实现，有点小要求11.请写出你logic design中遇到的问题12.请写出logic analyzer的5个特点13.写好像是示波器的5个特征，那个单词不太认识14.一个mos电路的小信号模型15.计算一些mos电路的等效输出电阻，3个16.设计一个fifo17.写一下处理器的主要构成，及其作用补充：Q值转换是说有两个浮点数2.7xx,-15.xxx转换成定点数16位,第一个转成q=8,第二个转成q=9q代表定点数的小数位数还有就是一个定点数q=11,另一个q=8,问乘积的q。
还给了一组关于x(n)输入，y(n)输出的方程,求系统传递函数,应该是ARMA过程吧，然后问是fir还是iir。
___________________________________________________________ _________________5、描述你对集成电路设计流程的认识。
(一般来说asic和fpga/cpld 没有关系！fpga是我们在小批量或者实验中采用的，生活中的电子器件上很少见到的。
而asic是通过掩膜的高的，它是不可被修改的。
至于流程，应该是前端、综合、仿真、后端、检查、加工、测试、封装。
我是做路由器asic设计的可能你上网用的网卡还有路由器就是我们公司的，呵呵，流程基本如此！)（仕兰微面试题目）6、简述FPGA等可编程逻辑器件设计流程。
通常可将FPGA/CPLD设计流程归纳为以下7个步骤，这与ASIC设计有相似之处。
1.设计输入。
在传统设计中，设计人员是应用传统的原理图输入方法来开始设计的。
自90年代初，Verilog、VHDL、AHDL等硬件描述语言的输入方法在大规模设计中得到了广泛应用。
2.前仿真（功能仿真）。
设计的电路必须在布局布线前验证电路功能是否有效。
（ASCI设计中，这一步骤称为第一次Sign-off）PLD设计中，有时跳过这一步。
3.设计编译。
设计输入之后就有一个从高层次系统行为设计向门级逻辑电路设转化翻译过程，即把设计输入的某种或某几种数据格式(网表)转化为软件可识别的某种数据格式(网表)。
4.优化。
对于上述综合生成的网表，根据布尔方程功能等效的原则，用更小更快的综合结果代替一些复杂的单元，并与指定的库映射生成新的网表，这是减小电路规模的一条必由之路。
5.布局布线。
在PLD设计中，3-5步可以用PLD厂家提供的开发软件（如Maxplus2）自动一次完成。
6.后仿真（时序仿真）需要利用在布局布线中获得的精确参数再次验证电路的时序。
（ASCI设计中，这一步骤称为第二次Sign—off）。
7.生产。
布线和后仿真完成之后，就可以开始ASCI或PLD芯片的投产)（仕兰微面试题目）7、IC设计前端到后端的流程和eda工具。
ic卡的设计的流程分为:逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(RTL级描述)--功能仿真--综合(加时序约束和设计库)--电路网表--网表仿真)-预布局布线(SDF文件)--网表仿真(带延时文件)--静态时序分析--布局布线--参数提取--SDF文件--后仿真--静态时序分析--测试向量生成--工艺设计与生产--芯片测试--芯片应用，在验证过程中出现的时序收敛，功耗，面积问题，应返回前端的代码输入进行重新修改，再仿真，再综合，再验证，一般都要反复好几次才能最后送去foundry厂流片。