第九讲 只读存储器闪速存储器和存储器于CPU的连接

2.存储器举例
(1) CPU的地址总线16根(A15—A0，A0为低位)；双向数 据总线8根(D7—D0)，控制总线中与主存有关的信号 有： MREQ，R/W。 (2) 主存地址空间分配如下： 0—8191为系统程序区，由只读存储芯片组成； 8192—32767为用户程序区；最后(最大地址)2K地址 空间为系统程序工作区。 (3) 现有如下存储器芯片： EPROM：8K×8位(控制端仅有CS); SRAM：16K×1位，2K×8位，4K×8位，8K×8位.
A 9
4.2
10根地址线
2片 用 ？片 1K×4位 存储芯片组成 1K×8位 的存储器
•••
A 0
8根数据线
2114 2114
D 7
… …
D 4 D 0 CS WE
位扩展法总结： 只加大字长，而存储器的字数与存储器芯片字数一 致, 对片子没有选片要求。 用8k*1的片子组成8k*8的存储器需 8 个芯片 地址线——需 13 根 数据线—— 8 根 控制线—— WR接存储器的WE
2. FLASH存储元
3、FLASH存储器基本操作
(1).编程操作 :实际上是写操作。所有存储元的原始 状态均处“1”状态，这是因为擦除操作时控制栅不 加正电压。编程操作的目的是为存储元的浮空栅补充 电子，从而使存储元改写成“0”状态。如果某存储 元仍保持“1”状态，则控制栅就不加正电压。
(2).读取操作:控制栅加上正电压。浮空栅上的负电荷 量将决定是否可以开启MOS晶体管。如果存储元原 存1，可认为浮空栅不带负电，控制栅上的正电压足 以开启晶体管。如果存储元原存0，可认为浮空栅带 负电，控制栅上的正电压不足以克服浮动栅上的负电 量，晶体管不能开启导通。
ROM 2K×8位 1K×8位 RAM
0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1
0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1
(2) 确定芯片的数量及类型
…
…
2片1K×4位
(3) 分配地址线
A15 A13 A11 A10 … A7 … A4 A3 … A0
A0 A12 D0
D7
(2) 字扩展（增加存储字的数量）
4.2
11根地址线
2片 用 ？片 1K×8位 存储芯片组成 2K×8位 的存储器
8根数据线
A10 A9
1
D0 WE
•••
A1 A0
•••
1K× 8位
CS0
•••
1K× 8位
CS1
D7
•••
•••
•••
用16K8位的芯片组成64K8位的存储器需4个芯片
解：采用字位扩展的方法。需要32片SRAM芯片。
MREQ# A 22-20 A 22-2 R/W# OE# ramsel0 3-8 译码 ramsel1 ramsel2 A 19-2 …
ramsel7
CPU
WE A
CE
WE A
CE
WE A
CE
WE A
CE
256Kx8 4片
D
256Kx8 4片
D
256Kx8 4片
请从上述芯片中选择适当芯片设计该计算机主存储器，画 出主存储器逻辑框图，注意画出选片逻辑(可选用门电路 及3∶8译码器74LS138)与CPU 的连接，说明选哪些存储 器芯片，选多少片。
解： (1) 主存地址空间分布如图所示。 16根地址线寻址 —— 64K 0000 ~ FFFFH(65535) EPROM：8K×8位
例 4.3
设 CPU 有 20 根地址线，8 根数据线。 4.2 并用 IO/M 作访存控制信号。RD 为读命令， WR 为写命令。现有 2764 EPROM ( 8K × 8位 ), 外特性如下：
A12 CE PGM OE
…
A0 CE OE PGM 片选信号 允许输出 可编程端
D7
…
D0
用 138 译码器及其他门电路（门电路自定）画出 CPU 和 2764 的连接图。要求地址为 F0000H~FFFFFH , 并 写出每片 2764 的地址范围。
CPU
WE A CE
WE A CE
WE A CE
WE A CE
256K ×8
D
256K ×8
D
256K ×8
D
256K ×8
D
D7~D0 D7~D0
D7~D0
D7~D0
D7~D0
例 设有若干片256K×8位的SRAM芯片，问：
(1) 如何构成2048K×32位的存储器？ (2) 需要多少片RAM芯片？ (3) 该存储器需要多少字节地址位？ (4) 画出该存储器与CPU连接的结构图，设CPU的接口信号有地 址信号、数据信号、控制信号MREQ#和R/W#。
4.2
(4) 片选线的连接
(5) 合理选择存储芯片 (6) 其他 时序、负载
例 有若干片1M×8位的SRAM芯片，采用字扩展方法构成4MB存储器，问 (1) 需要多少片RAM芯片？ (2) 该存储器需要多少地址位？ (3) 画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数 据信号、控制信号MREQ和R/W#。 (4) 给出地址译码器的逻辑表达式。 解：(1) 需要4M/1M = 4片SRAM芯片； (2) 需要22条地址线 (3) 译码器的输出信号逻辑表达式为：
第二级浮空栅
第一级浮空栅
• 若VG为正电压，第一浮空栅极与漏极之间产生隧道效应，使 电子注入第一浮空栅极，即编程写入。 • 若使VG为负电压，强使第一级浮空栅极的电子散失，即擦除。
• EEPROM的编程与擦除电流很小,可用普通电源供电,而且擦除 可按字节进行。
电可擦写ROM
——EEPROM及Flash存储器
R/W#
CPU
WE*
A
CE
WE*
A
CE
WE*
A
CE
WE*
A
CE
1M ×8
D
1M ×8
D
1M ×8
D
1M ×8
D
D7~D0 D7~D0
D7~D0
D7~D0
D7~D0
例 设有若干片256K×8位的SRAM芯片，问： (1) 采用字扩展方法构成2048KB的存储器需要多少片SRAM芯片？ (2) 该存储器需要多少字节地址位？ (3) 画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、 数据信号、控制信号MREQ#和R/W#。
第九讲
主存储器（二） 只读存储器及存储器与CPU的连接
本讲主要内容
只读存储器 闪速存储器 存储器与CPU的连接

– 存储器容量的扩展 – CPU与存储器的连接 – 存储器举例
二.只读存储器
1.ROM的分类
优 点 定 义 只读存储器 缺 点 掩模式 可靠性和集成度 数据在芯片制造过程 不能重写 中就确定 高，价格便宜 (ROM) 一次编程 (PROM)
用户可自行改变产品 中某些存储元 可以根据用户需要 只能一次 编程 性改写
可以用紫外光照 射 多次编程 可以多次改写 或电擦除原来的数据， (EPROM) 然后再重新写入新的数 ROM中的内容 (EEPRPM) 据
闪速存储器 Flash memory
(1) 掩模式ROM
采用掩模工艺制成，其内容由厂方生产时写入， 用户只能读出使用而不能改写。
源极
控制栅极
漏极
电极导体
----
----
二氧化硅
基片
三.闪速存储器
1.什么是闪速存储器? Flash Memory
闪速存储器是一种高密度、非易失性的读/写半导 体存储器，它突破了传统的存储器体系，改善了现有 存储器的特性。
特点： (1) 固有的非易失性 (2) 廉价的高密度 (3) 可直接执行 (4) 固态性能
+
4.2
G 栅极 S 源 D漏
G
N
+
P基片
S
紫外线全部擦洗
D 端加正电压 D 端不加正电压
形成浮动栅 不形成浮动栅
S 与 D 不导通为 “0” S 与 D 导通为 “1”
(2) 2716 EPROM 的逻辑图和引脚
DO0 PD/Progr CS A10 A7 A6 X 控制逻辑
4.2
1 24 VCC A8 A9 VPP CS A10 PD/Progr DO7
D
256Kx8 4片
D
D 31 ~D 0 D 31 ~D 0
D 31 ~D 0
D 31 ~D 0
D 31 ~D 0
例4.1 解:
(1) 写出对应的二进制地址码
A15A14A13 A11 A10 … A7 … A4 A3 … A0
4.2
1片 2K×8位
0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0
地址线—— 共需16根
选片：2根 数据线—— 8根
2:4
片内：(214 = 16384) 14根，
控制线 —— WE
16K8
16K8
16K8
16K8
(3) 字、位扩展
12根地址线
A11 A10 A9 A8 A0 片选 译码
4.2
8根数据线
8片 用？片 1K × 4位 存储芯片组成 4K × 8位 的存储器
(3).擦除操作 :所有的存储元中浮空栅上的负电荷要
全部洩放出去。为此晶体管源极S加上正电压，这编 程操作正好相反 。
源极S上的正电压吸 收浮空栅中的电子， 从而使全部存储元 变成1状态。
4.FLASH存储器的阵列结构
五、存储器与 CPU 的连接
1. 存储器容量的扩展
(1) 位扩展（增加存储字长）
CS0
CS1
CS2
CS3
D7
D0 WE
...
…
1K×4
…
1K×4
…
1K×4
…
1K×4
…
1K×4
…
1K×4
…
1K×4
…
1K×4
…Fra Baidu bibliotek
用1k 4 的存储器芯片 2114 组成 2k 8 的存储器
CPU
2. 存储器与 CPU 的连接
(1) 地址线的连接 (2) 数据线的连接 (3) 读/写命令线的连接
…
…
CB A
2片RAM
1K × 4位
(4) 确定片选信号
例 4.1 CPU 与存储器的连接图
A14 A15 MREQ A13 A12 A11 A10 A9 A0 G1 G2A G2B C B A Y5 Y4
4.2
&
WR
…
D7 D4 D3 D0
PD/Progr
… … …
…
2K ×8位 ROM
…
1K ×4位 RAM
解：(1) 该存储器需要2048K/256K = 8片SRAM芯片； (2) 需要21条地址线，因为221=2048K，其中高3位用于芯片选择，低18位作为 每个存储器芯片的地址输入。 (3) 该存储器与CPU连接的结构图如下。
MREQ# A20-18 A20-0 R/W# OE# ramsel0 3-8 译码 ramsel1 A17-0 ramsel2 … ramsel7
… …
DO7 A7
数据缓冲区
…
…
…
A0
PD/Progr 功率下降 / 编程输入端
… …
Y 译码
Y 控制
… …
2716 A1 A0 DO0 DO1 DO2 VSS
…
译
128 × 128
存储矩阵
…
码
12
13
DO3
读出时 为 低电平
(4) 电擦可编程只读存储器EEPROM
它的主要 特点是能在 应用系统中 在线改写， 断电后信息 保存，因此 目前得到广 泛应用。
…
1K ×4位 RAM
…
…
…
例4.2 假设同前，要求最小 4K为系统
(1) 写出对应的二进制地址码 (2) 确定芯片的数量及类型
4.2
程序区，相邻 8K为用户程序区。
1片 4K×8位 ROM 2片 4K×8位 RAM (3) 分配地址线 A11~ A0 接 ROM 和 RAM 的地址线
(4) 确定片选信号
4.2
1片 ROM
2K × 8位
0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1
0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0
0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1
A10~ A0 接 2K×8位 ROM 的地址线 A9 ~ A0 接 1K×4位 RAM 的地址线
有MOS管的位表示存1，
没有MOS管的位表示存0。
（2）. PROM (一次性编程)
行线 VCC 熔丝 列 线 写“0”时： 烧断熔 丝
写“1”时： 保留熔 丝
（ 3）. EPROM (多次性编程 )
(1) N型沟道浮动栅 MOS 电路
SiO 2 S G D 浮动栅 D ___ +++++
N
0000 1FFF 2000
7FFF
SRAM：16K×1位，2K×8位， 4K×8位，8K×8位.
63488 F800
FFFF
(2) 连接电路
片内寻址：
8K芯片——片内13根 A12~A0 2K芯片——片内11根 A10~A0 0000 1FFF 2000 3FFF 4000 5FFF 6000 7FFF
MREQ OE ramsel0 2-4 译码 ramsel1 ramsel2 A19~A0
ramsel0 = A21 * A20 *MREQ
A21~A0
A21~A20
ramsel3
ramsel1 = A21 *A20*MREQ ramsel2 = A21* A20 *MREQ ramsel3 = A21*A20*MREQ