乐曲硬件演奏电路的VHDL设计报告
EDA课程设计---乐曲硬件演奏电路的VHDL设计
EDA课程设计题目：乐曲硬件演奏电路的VHDL设计一、 设计题目：乐曲硬件演奏电路的VHDL 设计二、 设计目标：1）能够播放“梁祝”乐曲。
2）能够通过LED 显示音阶。
3）具有“播放/停止”功能，并在此基础上实现“按键演奏”的电子琴功能。
三、 设计原理：1. 音乐基础知识一段简单乐谱由音调和节拍组成，音调表示一个音符唱多高的频率，节拍表示一个音符唱多长的时间。
音符的节拍我们可以举例来说明。
在一张乐谱中，我们经常会看到这样的表达式，如1=C 44、1=G 43……等等。
以43为例加以说明，它表示乐谱中以四分音符为节拍，每一小结有三拍。
比如：图1其中1 、2 为一拍，3、4、5为一拍，6为一拍共三拍。
1 、2的时长为四分音符的一半，即为八分音符长，3、4的时长为八分音符的一半，即为十六分音符长，5的时长为四分音符的一半，即为八分音符长，6的时长为四分音符长。
那么一拍到底该唱多长呢？一般说来，如果乐曲没有特殊说明，一拍的时长大约为400—500ms 。
我们以一拍的时长为400ms为例，则当以四分音符为节拍时，四分音符的时长就为400ms，八分音符的时长就为200ms，十六分音符的时长就为100ms。
2.原理图框图：图2.框图3.原理图说明音乐播放原理说明音符的频率由数控分频器模块Speakera产生。
ToneTaba模块从NoteTabs模块中输入的音符数据，将对应的分频预置数据传送给Speakera模块，并将音符数据送到LED模块显示音阶。
NoteTabs模块中包含有一个音符数据ROM，里面存有歌曲“梁祝”的全部音调，在此模块中设置了一个8位二进制计数器，作为音符数据ROM的地址发生器。
这个计数器的计数频率为4Hz，即每一个数值的停留时间为0.25秒。
例如：“梁祝”乐曲的第一个音符为“3”，此音在逻辑中停留了4个时钟节拍，即1秒钟时间，所对应的“3”音符分频预置数为1036，在Speakera的输入端停留了1秒。
vhdl课程设计报告
一、设计目的本课程设计的目的是熟练掌握相关软件的使用和操作。
能对VHD1语言程序进行编译，调试，以及通过计算机仿真，得到正确的仿真波形图，并根据所得仿真波形图分析判断并改进所设计的电路。
在成功掌握软件操作基础上，将所数字电路的基础课知识与VHD1语言的应用型知识结合起来并与实际设计，操作联系起来，即“理论联系实际:深入了解VHD1语言的作用与价值，对用硬件语言设计一个电路系统开始具备一个较完整的思路与较专业的经验。
对EDA技术有初步的认识，并开始对EDA技术的开发创新有初步的理解。
二、设计内容及操作1、设计循环彩灯控制器1.1设计内容设计一个循环彩灯控制器，该控制器控制红，绿，黄三个发光管循环点亮。
要求红发光管亮3秒，绿发光管亮2秒，黄发光管亮1秒。
1.2程序设计1IBRARYIEEE;USEIEEE.STD_10GIC_1164.A11;USEIEEE.STD_1OGIC_UNSIGNED.A11;ENTITYcaideng_2ISPORT(e1k:INSTD_1OGIC;red,green,ye11ow:OUTSTD1OGIC);ENDENTITYCaideng_2;ARCHITECTUREexamp1eOFcaideng_2ISSIGNA1dout:STD_1OGIC_VECTOR(2DoWNTO0);SIGNA1m:STD_10GIC_VECT0R(2DOWNTO0);BEGINred<=dout(2);green<=dout(1);ye11ow<=dout(0);PROCESS(e1k)ISBEGINIF(c1k,EVENTANDC1k=T')THENIF(In="110")THENm<="001";E1SEm<=m+1;ENDIF;CASEmISWHEN"001"=〉dout<=〃100〃；WHEN"010"=>dout<=T00";WHEN，/0ir=>dout<="100";WHEN"100"=>dout<="010";WHEN"101"=>dout<="010";WHEN"110"=>dout<="001";WHENOTHERS=>dout<="000";ENDCASE;ENDIF;ENDPROCESS;ENDARCHITECTURE;1.3仿真波形图14波形图分析在仿真时已经设置好开始时间和结束时间，根据以上的波形图可知，当e1k 信号处于高电平（高低电平可以根据自己所设计的情况自己定义），红发光管最先亮灯（高电平表示亮灯），时间为3s,3s之后绿发光管开始亮灯2s,2s结束黄发光管亮1s,以此循环亮灯，直到仿真结束时间。
vhdl设计实验报告
vhdl设计实验报告VHDL设计实验报告引言VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，广泛应用于数字电路设计和验证。
本实验旨在通过设计一个简单的电路来熟悉VHDL语言的基本语法和设计流程。
一、实验背景数字电路是现代电子系统的基础，而VHDL则是描述和设计数字电路的重要工具。
VHDL可以帮助工程师们以一种形式化的语言来描述电路的功能和结构，从而实现电路的模拟和验证。
二、实验目的本实验的目的是通过使用VHDL语言设计一个简单的电路，加深对VHDL语言的理解，并掌握基本的电路设计流程。
三、实验步骤1. 确定电路功能在设计电路之前，首先需要明确电路的功能。
本实验中，我们选择设计一个4位加法器电路。
2. 设计电路结构根据电路功能的要求，设计电路的结构。
在本实验中，我们需要设计一个4位加法器，因此需要使用4个输入端口和一个输出端口。
3. 编写VHDL代码使用VHDL语言编写电路的描述代码。
在代码中，需要定义输入和输出端口的类型和位宽，并实现电路的功能。
4. 进行仿真使用仿真工具对设计的电路进行仿真，以验证电路的功能是否符合预期。
通过输入不同的测试数据，观察输出是否正确。
5. 下载到FPGA开发板将设计好的电路代码下载到FPGA开发板上进行验证。
通过连接输入信号和观察输出信号，验证电路在实际硬件上的运行情况。
四、实验结果与分析经过仿真和实际验证，我们设计的4位加法器电路在功能上符合预期。
输入不同的数据进行加法运算时，输出结果都正确。
五、实验总结通过本次实验，我们深入了解了VHDL语言的基本语法和设计流程。
通过设计一个简单的电路，我们掌握了VHDL的应用方法，并通过仿真和实际验证，加深了对电路设计的理解。
六、实验心得本实验让我对VHDL语言有了更深入的认识。
通过实际操作，我更加熟悉了VHDL的编写和仿真流程。
电子课程设计 EDA课程设计 乐曲硬件演奏电路
电子课程设计——乐曲硬件演奏电路设计学院太原科技大学华科学院专业、班级电子信息工程姓名学号指导教师2011年12月目录一、设计任务与要求 (3)二、总框体图 (3)三、选择器件 (4)四、功能模块 (4)1、音乐数据模块 (4)2、音符控制输出模块 (7)3、音符译码模块 (8)4、数控分频器模块 (11)5、分频器模块 (12)6、译码模块 (13)五、总体设计电路图 (15)1、总体电路原理图 (15)2、管脚分配图 (15)3、电路仿真结果 (15)4、硬件验证 (16)六、设计心得 (17)七、附录 (19)乐曲硬件演奏电路设计一、设计任务与要求：1、实验内容利用可编程逻辑器件FPGA，设计乐曲硬件演奏电路，可自动演奏乐曲。
2、实验要求（1）利用数控分频器设计硬件乐曲演奏电路。
（2）利用给定的音符数据定制ROM“music”。
（3）设计乘法器逻辑框图，并在QuartusII上完成全部设计。
（4）将音乐通过实验箱上的喇叭播放出来。
（5）与演奏发音相对应的简谱码输出在数码管上显示。
二、总体框图设计思路：C调音阶频率表：同的预置数即可发出不同频率的声音。
由此，可以以此为设计基础。
设计一功能模块，能够将乐曲中的音符逐一以对应的频率以预置数的形式置入数控分频计中，即可利用该数控分频计产生不同的声音，演奏出设定好的音乐。
ROM中的音乐数据文件刚可由编辑好的音符填入MIF文件中再定制LPM_ROM将音符数据加载入ROM中，并设计程序在运行时自动读取ROM中的文件并置入数控分频器中。
当采用四四拍曲子时，每节拍持续时间为0.5秒。
置入数控分频器的速度也应与此同步或一致，避免音乐过快或过快慢而失真。
由已知的C调音阶频率表，各频率对应的预置数就与数控分频推动蜂鸣器发出声音的频率对应。
在编写数控分频器时，不仅要考虑预置数的输入方式，还要考虑输入的速度，以及驱动蜂鸣器发声的频率。
为了显示高音音调，可在音符预置数的译码过程中，同时译出高音音阶的信号，并利用LED灯输出信号。
VHdl乐曲演奏实验
EDA课程设计实验报告专业：班级：姓名：LSC学号：指导教员：一、试验名称：乐曲自动演奏器二、试验目的：1. 使用FPGA 控制蜂鸣器演奏乐曲梁祝中的一段；2. 初步学会利用结构建模方法设计程序。
三、试验内容：1. 利用时钟分频进行音调和音长的设定；2. 利用整个程序，播放梁祝乐曲；3. 让LED 灯随着音乐的节拍显示，分高、中、低三种频率显示。
四、试验要求：1. 将时钟频率分别分成6MHz 和4Hz 两种；2. 利用功能框图建立整个程序，清晰的播放出梁祝乐曲。
五、试验背景及基本原理：5.1乐曲演奏基本原理：乐曲演奏的原理是这样的：组成乐曲的每个音符的频率值（音调）及其持续的时间（音长）是乐曲能连续演奏所需的两个基本数据，因此只要控制输出到扬声器的激励信号频率的高低和持续的时间，就可以使扬声器发出连续的乐曲声。
5.2音调的控制频率的高低决定了音调的高低。
音乐的十二平均率规定：每两个8度音（如简谱中的中音1与高音1）之间的频率相差一倍。
在两个8度音之间，又可分为12个半音，每两个半音的频率比为12√2。
另外，音名A(简谱中的低音6)的频率为440Hz，音名B到C之间、E到F之间为半音，其余为全音[4]。
由此可以计算出简谱中从低音1至高音1之间每个音名对应的频率，如表所示：5.3音名与频率的关系所有不同频率的信号都是从同一个基准频率分频得到的。
由于音阶频率多为非整数，而分频系数又不能为小数，故必须将计算得到的分频数四舍五入取整。
若基准频率过低，则由于分频比太小，四舍五入取整后的误差较大；若基准频率过高，虽然误差变小，但分频数将变大。
实际的设计综合考虑这两方面的因素，在尽量减小频率误差的前提下取合适的基准频率。
本试验中选取6MHz为基准频率。
若无6MHz的基准频率，则可以先分频得到6MHz，或换一个新的基准频率。
实际上，只要各个音名间的相对频率关系不变，演奏出的乐曲听起来都不会"走调"。
EDA实验报告5_乐曲硬件演奏电路设计
EDA技术与应用实验报告姓名学号专业年级电子信息工程实验题目乐曲硬件演奏电路设计实验目的1.学习利用数控分频器设计硬件乐曲演奏电路2.掌握模块化和层次化的设计方法以及音符编码的设计思想实验原理1.一定频率的矩形波通过扬声器可以发出相应频率的声音，乐曲是由一系列的音符组成的。
所以，如果我们通过控制每个音符的发音频率值及其持续的时间，就可以以纯硬件的手段，利用这些数值来实现所希望演奏的乐曲。
2.该硬件演奏电路由三个模块构成<1>音符数据ROM的地址发生器模块NoteTabs.vhdl内置8位二进制计数器，作为ROM的地址发生器，计数频率4Hz，即每一计数值的停留时间为0.25s,恰为全音符设为1s时，四四拍的4音符持续时间。
随着NoteTabs中的计数器按4Hz的时钟速率作加法计数即地址值递增时，ROM中的音符数据将通过ToneIndex[3..0]输向ToneTaba模块，乐曲即开始演奏起来。
<2>乐曲简谱码对应的分频预置数查表电路模块ToneTaba.vhdlToneTaba为Speakera提供决定所发音符的分频预置数，此数在Speakera输入口停留的时间即为此音符的节拍值。
输入Index[3..0]可确定乐曲全部音符所对应的分频预置数（13个）每一音符的停留时间由NoteTabs模块的clk决定（4Hz）。
<3>决定每一个音符音调的数控分频器模块Speakera.vhdl输入端clk输入一较高频率（12MHz）的信号，经Speakera分频，再经2分频以展宽脉冲后，由SpkOut输出。
11位预置数Tone[10..0]决定由clk输入信号的分频比，SpkOut输出的频率决定每一音符的音调。
实验内容1.定制存放LPM-ROM模块Music，在连续地址上存放乐曲的音符数据，2.用vhdl文本输入法和元件例化语句完成NoteTabs.vhdl的设计，该模块包含音符数据ROM模块Music.vhdl3.完成ToneTaba.vhdl的设计，此模块给数控分频模块提供每个音符所对应的分频预置数，即计数初值4.完成Speakera.vhdl的设计，该模块是一个初值可变的加法计数器。
VHDL实验报告(1)
VHDL 实验报告******班级：电子0701学号：************实验一组合逻辑电路设计一实验目的：1. 熟悉mux+pluxII软件，可以进行新文件的编辑和文件的修改。
2. 掌握门电路VHDL语言程序设计方法。
3. 掌握选择器VHDL语言程序设计方法。
4. 掌握加法器VHDL语言程序设计方法。
5. 熟悉VHDL编程的基本方法。
二实验设备：1.计算机2.Max+PlusII软件三实验原理及内容：1 二输入与门（1）实验原理二输入与门是我们数字电路中的一个基础逻辑门电路，是最基本的逻辑门电路之一，也是最简单的逻辑门之一。
它能实现两个输入端的相与，一般有三个端口。
二输入与门的表达式是：Y=ab二输入与门的逻辑符号如图（1）所示，真值表如表（1）所示。
图（1）与门逻辑符号表（1）与门真值表（2）实验内容a.在mux+pluxII文本编辑环境下，打开新文本，编写两输入与门VHDL语言源程序，程序设计如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY and2 ISPORT(a,b: IN STD_LOGIC;Y: OUT STD_LOGIC);END and2;ARCHITECTURE behave OF and2 ISBEGINY <= a and b;END behave;b．对源程序进行编译，按照提示进行修改，直至编译通过。
c．对编译程序进行仿真，分析并记录仿真波形，其仿真波形图如图（2）所示。
图（2）二输入与门仿真图d.在自己的目录下保存相应的源文件、波形文件。
2 四选一选择器（1）实验原理四选一选择器如图（3）所示，真值表如表（2）所示。
图（3）mux4管脚图表（2）mux4真值表（2）实验内容a.在mux+plusII文本编辑环境下，打开新文件，编辑四选一VHDL源程序文件，其程序设计如下：LIBRARY IEEEUSE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT(A: IN STD_LOGIC_VECTOR (1 DOWNTO 0);D0,D1,D2,D3:IN STD_LOGIC;G:IN STD_LOGIC;Y: OUT STD_LOGIC);END mux4;ARCHITECTURE dataflow OF mux4 ISBEGINPROCESS (A,D0,D1,D2,D3,G)BEGINIF (G ='0') THENIF (A="00")THEN Y <= D0;ELSIF(A="01")THEN Y <= D1;ELSIF(A="10")THEN Y <= D2;ELSE Y <= D3;END IF;ELSE Y <='0';END IF;END PROCESS;END dataflow;b.对源程序进行编译，按照提示进行修改，直到编译通过。
VHDL实验报告
年月日VHDL实验报告学院专业学号姓名实验1 译码器设计一、实验原理1、译码器是数字系统中常用的组合逻辑电路，常用于地址译码。
74LS138是最常用的一种小规模集成电路，它有3个二进制输入端和8个译码输出端。
表1.1是它的真值表。
表1.1 3－8 译码器真值表2、普通的LED数码管由7段和一个点组成，使用它进行显示，需要译码驱动。
本实验实现一个七段LED显示译码电路。
为了实验方便，在译码之前加入一个4位二进制加法计数器，当低频率的脉冲信号输入计数器后，由7段译码器将计数值译为对应的十进制码，并由数码管显示出来。
图1.1为此电路的原理图。
图1.1 7段LED译码显示电路二、实验内容1、设计一个4－16译码器。
2、设计轮流显示表1.2所示字符的程序。
表1.2 字母显示真值表3、通过仿真，观察设计的正确性。
4、下载、验证设计的正确性。
三、源程序1、4－16译码器。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decode ISPORT( d0, d1, d2,d3, s1 ,s2 ,s3:IN STD_LOGIC;Y : OUT STD_LOGIC_VECTOR ( 15 DOWNTO 0 ) );END decode;ARCHITECTURE rtl OF decode ISSIGNAL indata : STD_LOGIC_VECTOR ( 3 DOWNTO 0 );BEGINIndata <= d3 & d2 & d1 & d0 ;PROCESS ( indata, s1, s2, s3 )BEGINIF (s1 ='1' AND s2='0' AND s3 = '0' ) THENCASE indata ISWHEN "0000" => Y <= "1111111111111110" ;WHEN "0001" => Y <= "1111111111111101" ;WHEN "0010" => Y <= "1111111111111011" ; WHEN "0011" => Y <= "1111111111110111" ;WHEN "0100" => Y <= "1111111111101111" ;WHEN "0101" => Y <= "1111111111011111" ;WHEN "0110" => Y <= "1111111110111111" ;WHEN "0111" => Y <= "1111111101111111" ;WHEN "1000" => Y <= "1111111011111111" ;WHEN "1001" => Y <= "1111110111111111" ;WHEN "1010" => Y <= "1111101111111111" ; WHEN "1011" => Y <= "1111011111111111" ;WHEN "1100" => Y <= "1110111111111111" ;WHEN "1101" => Y <= "1101111111111111" ;WHEN "1110" => Y <= "1011111111111111" ;WHEN "1111" => Y <= "0111111111111111" ;WHEN OTHERS=> NULL;END CASE;ELSEY <= "1111111111111111" ;END IF;END PROCESS;END rtl;2、轮流显示表1.2所示字符的程序。
课程设计(论文)基于vhdl的简易乐曲演奏器的设计
1 引言VHDL是一种硬件描述语言，它可以对电子电路和系统的行为进行描述，基于这种描述，结合相关的软件工具，可以得到所期望的实际电路与系统。
使用VHDL语言描述的电路，可以进行综合和仿真。
然而，值得注意的是，尽管所有VHDL代码都是可仿真的，但并不是所有代码都能综合。
VHDL被广泛使用的基本原因在于它是一种标准语言，是与工具和工艺无关的，从而可以方便地进行移植和重用。
VHDL两个最直接的应用领域是可编程逻辑器件(PLD)和专用集成电路(ASIC)，其中可编程逻辑器件包括复杂可编程逻辑器件(CPLD)和现场可编程门阵列(FPGA)。
关于VHDL最后要说明的是：与常规的顺序执行的计算机程序不同，VHDL 从根本上讲是并发执行的。
在VHDL中，只有在进程(PROCESS)、函数(FUNCTION)和过程(PROCEDURE)内部的语句才是顺序执行的。
本课程设计主要是基于VHDL文本输入法设计乐曲演奏电路，该系统基于计算机中时钟分频器的原理，采用自顶向下的设计方法来实现，通过按键输入来控制音响或者自动演奏已存入的歌曲。
系统实现是用硬件描述语言VHDL按模块化方式进行设计，然后进行编程、时序仿真、电路功能验证，奏出美妙的乐曲（当然由于条件限制，暂不进行功能验证，只进行编程和时序仿真）。
该设计最重要的一点就是通过按键控制不同的音调发生，每一个音调对应不同的频率，从而输出对应频率的声音。
我们知道，与利用单片机来实现乐曲演奏相比，以纯硬件完成乐曲演奏电路的逻辑要复杂得多，如果不借助于功能强大的EDA工具与硬件描述语言，仅凭传统的数字逻辑技术，即使最简单的演奏电路也难以实现。
2 整体功能介绍2.1准备知识在本次设计中采用了铃声《北京欢迎你》作为要播放的乐曲，它的旋律如下：3 5 3 2 3 2 3 3 2 6 1 3 2 22 1 6 1 23 5 2 3 6 5 6 2 1 12 1 6 1 23 5 2 3 6 5 5 3 －2 3 2 1 5 6 2 5 3 3 2 3 （加粗表示低音，其他为中音）根据声乐知识，组成乐曲的每个音符的发音频率值及其持续的时间是乐曲能连续演奏所需的两个基本要素，获取这两个要素所对应的数值以及通过纯硬件的手段来利用这些数值实现所希望乐曲的演奏效果是本实验的关键。
VHDL实验：乐曲演奏
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY song IS PORT( clk_4MHz, clk_4Hz: IN STD_LOGIC; --预置计数器和乐谱产生器的时钟 digit: BUFFER STD_LOGIC_VECTOR(6 DOWNTO 0); --低三位表示低音，中间三位表示中音，最高位表示高音；本 曲仅仅有高音1，故此用1位表示。 speaker: out STD_LOGIC --扬声器 ); END song; ARCHITECTURE song_arch OF song IS
WHEN WHEN WHEN WHEN WHEN WHEN WHEN WHEN WHEN WHEN WHEN WHEN WHEN WHEN WHEN
44=>digit<="0001000"; 46=>digit<="0010000"; 48=>digit<="0000011"; 50=>digit<="0001000"; 52=>digit<="0000110"; 54=>digit<="0000110"; 56=>digit<="0000101"; 58=>digit<="0000101"; 60=>digit<="0000101"; 62=>digit<="0000101"; 64=>digit<="0011000"; 66=>digit<="0011000"; 68=>digit<="0000111"; 70=>digit<="0010000"; 72=>digit<="0000110";
乐曲硬件演奏电路的VHDL设计
乐曲硬件演奏电路的VHDL设计1.Songer顶层文件模块:LIBRARY IEEE; -- 硬件演奏电路顶层设计 USE IEEE.STD_LOGIC_1164.ALL; ENTITY Songer ISPORT ( CLK4MHZ : IN STD_LOGIC; --音调频率信号 CLK8HZ : IN STD_LOGIC; --节拍频率信号 pause: IN STD_LOGIC;CODE1 : OUT STD_LOGIC_VECTOR (3 DOWNTO 0);-- 简谱码输出显示 HIGH1 : OUT STD_LOGIC; --高8度指示 SPKOUT : OUT STD_LOGIC );--声音输出 END; ARCHITECTURE one OF Songer IS COMPONENT NoteTabsPORT ( clk : IN STD_LOGIC;SWITCH: IN STD_LOGIC;ToneIndex : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) ); END COMPONENT; COMPONENT ToneTabaPORT ( Index : IN STD_LOGIC_VECTOR (3 DOWNTO 0) ; CODE : OUTSTD_LOGIC_VECTOR (3 DOWNTO 0) ; HIGH : OUT STD_LOGIC;Tone : OUT STD_LOGIC_VECTOR (10 DOWNTO 0) ); END COMPONENT;COMPONENT SpeakeraPORT ( clk : IN STD_LOGIC;Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0); SpkS : OUT STD_LOGIC ); END COMPONENT;SIGNAL Tone : STD_LOGIC_VECTOR (10 DOWNTO 0);SIGNAL ToneIndex : STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINu1 : NoteTabs PORT MAP (clk=>CLK8HZ,SWITCH=>pause,ToneIndex=>ToneIndex); u2 : ToneTaba PORT MAP(Index=>ToneIndex,Tone=>Tone,CODE=>CODE1,HIGH=>HIGH1); u3 : Speakera PORT MAP(clk=>CLK4MHZ,Tone=>Tone, SpkS=>SPKOUT ); END;2.音乐节拍和音调发生器（NoteTabs.VHD）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY NoteTabs ISPORT ( clk : IN STD_LOGIC; switch: IN STD_LOGIC;ToneIndex : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) ); END;ARCHITECTURE one OF NoteTabs ISCOMPONENT MUSIC --音符数据ROM PORT(address : IN STD_LOGIC_VECTOR (7 DOWNTO 0);inclock : IN STD_LOGIC ;q : OUT STD_LOGIC_VECTOR (3 DOWNTO 0));END COMPONENT;SIGNAL Counter : STD_LOGIC_VECTOR (7 DOWNTO 0); BEGINCNT8 : PROCESS(clk,Counter)BEGINIF Counter=138 THEN Counter Counter , q=>ToneIndex, inclock=>clk); END;3.简谱码对应的分频预置数查表电路（ToneTaba.VHD）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ToneTaba ISPORT ( Index : IN STD_LOGIC_VECTOR (3 DOWNTO 0) ; CODE : OUTSTD_LOGIC_VECTOR (6 DOWNTO 0) ; HIGH : OUT STD_LOGIC;Tone : OUT STD_LOGIC_VECTOR (10 DOWNTO 0) ); END;ARCHITECTURE one OF ToneTaba IS BEGINSearch : PROCESS(Index)BEGINCASE Index IS -- 译码电路，查表方式，控制音调的预置数 WHEN \WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN \ WHEN OTHERS => NULL; END CASE; END PROCESS; END;4.数控分频与演奏发生器（Speakera.VHD）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY Speakera ISPORT ( clk : IN STD_LOGIC;Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0); SpkS : OUT STD_LOGIC ); END; ARCHITECTURE one OF Speakera ISSIGNAL PreCLK, FullSpkS : STD_LOGIC; BEGINDivideCLK : PROCESS(clk)VARIABLE Count4 : STD_LOGIC_VECTOR (3 DOWNTO 0) ; BEGINPreCLK 11 THEN PreCLK。
VHDL硬件课程设计实验报告
硬件课程设计实验报告一、全加器设计1、实验目的(1)了解四位全加器的工作原理。
(2)掌握基本组合逻辑电路的FPGA实现。
(3)熟练应用Quartus II进行FPGA开发。
2、实验原理全加器是由两个加数X i和Y i以及低位来的进位C i-1作为输入，产生本位和S i以及向高位的进位C i的逻辑电路。
它不但要完成本位二进制码X i和Y i相加，而且还要考虑到低一位进位C i-1的逻辑。
对于输入为X i、Y i和C i-1，输出为S i和C i的情况，根据二进制加法法则可以得到全加器的真值表如下表所示：全加器真值表由真值表得到S i和C i的逻辑表达式经化简后为：这仅仅是一位的二进制全加器，要完成一个四位的二进制全加器，只需要把四个级联起来即可。
i3、实验内容本实验要完成的任务是设计一个四位二进制全加器。
具体的实验过程就是利用实验系统上的拨动开关模块的K1～K4作为一个加数X输入，K5～K8作为另一个加数Y输入，用LED模块的LED1～LED8来作为结果S输出，LED亮表示输出‘1’，LED灭表示输出‘0’。
实验箱中的拨动开关、LED与FPGA的接口电路，以及拨动开关、LED 与FPGA的管脚连接在以前的实验中都做了详细说明，这里不在赘述。
4、实验现象与结果以设计的参考示例为例，当设计文件加载到目标器件后，拨动相应的拨动开关，输入两个四位的加数，则在LED灯上显示这两个数值相加的结果的二进制数。
5、实验报告(1)出不同的加数，绘仿真波形，并作说明。
(2)在这个程序的基础上设计一个八位的全加器。
(3)在这个程序的基础上，用数码管来显示相乘结果的十进制值。
(4)将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来。
二、七段数码显示设计1、七段显示基本原理七段显示器，在许多产品或场合上经常可见。
其内部结构是由八个发光二极管所组成，为七个笔画与一个小数点，依顺时针方向为A、B、C、D、E、F、G与DP等八组发光二极管之排列，可用以显示0～9数字及英文数A、B、C、D、E、F。
vhdl实验报告--蜂鸣器
VHDL实验报告一、实验目的1、掌握蜂鸣器的使用；2、通过复杂实验，进一步加深对VHDL语言的掌握程度。
二、实验原理乐曲都是由一连串的音符组成，因此按照乐曲的乐谱依次输出这些音符所对应的频率，就可以在蜂鸣器上连续地发出各个音符的音调。
而要准确地演奏出一首乐曲，仅仅让蜂鸣器能够发声是不够的，还必须准确地控制乐曲的节奏，即每个音符的持续时间。
由此可见，乐曲中每个音符的发音频率及其持续的时间是乐曲能够连续演奏的两个关键因素。
乐曲的12平均率规定：每2个八度音(如简谱中的中音1与高音1)之间的频率相差1倍。
在2个八度音之间，又可分为12个半音。
另外，音符A(简谱中的低音6)的频率为440Hz，音符B到C之间、E到F之间为半音，其余为全音。
由此可以计算出简谱中从低音l至高音1之间每个音符的频率，如表2.1所示。
音名频率/Hz音名频率/Hz音名频率/Hz低音1261.6 中音1523.3 高音11045.5低音2293.7 中音2587.3 高音21174.7低音3329.6 中音3659.3 高音31318.5低音4349.2 中音4698.5 高音41391.1低音5392 中音5784 高音51568低音6440 中音6880 高音61760低音7493.9 中音7987.8 高音71975.5表2.1 简谱音名与频率的对应关系产生各音符所需的频率可用一分频器实现，由于各音符对应的频率多为非整数，而分频系数又不能为小数，故必须将计算得到的分频数四舍五入取整。
若分频器时钟频率过低，则由于分频系数过小，四舍五入取整后的误差较大；若时钟频率过高，虽然误差变小，但分频数将变大。
实际的设计应综合考虑两方面的因素，在尽量减小频率误差的前提下取合适的时钟频率。
实际上，只要各个音符间的相对频率关系不变，演奏出的乐曲听起来都不会走调。
音符的持续时间须根据乐曲的速度及每个音符的节拍数来确定。
因此，要控制音符的音长，就必须知道乐曲的速度和每个音符所对应的节拍数，本例所演奏的乐曲的最短的音符为四分音符，如果将全音符的持续时间设为1s的话，那么一拍所应该持续的时间为0.25秒，则只需要提供一个4HZ的时钟频率即可产生四分音符的时长。
基于vhdl的音乐播放器的设计(终稿)
摘要摘要在EDA开发工具Quartus II 6.0平台上，采用VHDL语言层次化和模块化的设计方法，通过音符编码的设计思想，预先定制乐曲，实现动态显示乐曲演奏电路的设计，并在此基础上，基于同一原理，使此电路同时具备了简易电子琴的功能，使基于CPLD/FPGA芯片的乐曲播放数字电路得到了更好的优化，提高了设计的灵活性和可扩展性。
关键字：EDA；Quartus II；VHDL；CPLD/FPGA；乐曲演奏电路；简易电子琴ABSTRACTABSTRACTBased on the QuartusII-the EDA development tool, this design has adopted the method of classification and modularization of VHDL level. Through the concept of note coding, the design of dynamic music-displaying circuit is realized after the musical composition has been made in advance. On the basis of the above and the same principle, this electric circuit has the same function of a simple electronic organ. The design of CPLD/FPGA chip-based music-displaying digital circuit is greatly improved, and the flexibility and expansibility of the design are improved as well.Key Words: EDA；Quartus II；VHDL；CPLD/FPGA；music-displaying circuit；simple electronic organ目录第1章绪论 (1)1.1 研究背景 (1)1.2 电子设计自动化发展史 (2)1.2.1 EDA技术的涵义 (2)1.2.2 EDA技术的发展史 (2)1.3 EDA技术发展动态 (3)1.4 研究思路及主要工作 (4)第2章可编程技术简介 (5)2.1 可编程逻辑器件FPGA/CPLD (5)2.2 硬件描述语言VHDL (7)2.3 开发软件QUARTUS Ⅱ (9)第3章系统设计 (13)3.1 系统原理 (13)3.1.1 音调的控制 (14)3.1.2 音长的控制 (14)3.2系统结构 (15)3.3 各模块分析与设计 (16)3.3.1 定制《万水千山总是情》音符数据ROM (16)3.3.2 音符数据地址发生器模块NOTETABS (17)3.3.3 预置数查表电路电路模块TONETABA (17)3.3.4 发声频率产生模块SPEAKERA (17)3.3.5 简易电子琴功能模块ELECLOCK (18)第4章系统程序实现与仿真分析 (19)4.1 各部分程序实现 (19)4.1.1 在QUARTUSII 6.0下定制的LPM_ROM (19)4.1.2 乐曲硬件演奏电路顶层设计VHDL实现 (19)4.1.3 音符数据地址发生器模块NOTETABS程序与说明错误！未定义书签。
乐曲硬件演奏电路设计-verilog
EDA技术及创新实践（设计报告）题目: 乐曲硬件演奏电路设计姓名: 漩涡鸣人学院: 数理与信息工程学院专业: 电子科学与技术班级: 112 学号: 1886****20 指导教师: 汤大智2014年6 月一、设计目的及要求实验目的：1、理解音乐演奏的原理及分频器的原理与使用。
2、了解怎样控制音调的高低变化和音长，从而完成乐曲的自动循环演奏。
3、培养自主学习、正确分析和解决问题的能力。
要求：利用分频器设计硬件乐曲演奏电路；能通过数码管显示动态效果；通过一个开关实现两首乐曲的切换；在音乐播放的同时，会有led流水灯的闪烁。
二、设计原理乐曲演奏的原理是这样的：组成乐曲的每个音符的频率值（音调）及其持续的时间（音长）是乐曲能连续演奏所需的两个基本数据，因此只要控制输出到扬声器的激励信号频率的高低和持续的时间，就可以使扬声器发出连续的乐曲声。
图1、顶层模块图其中，乐谱产生电路用来控制音乐的音调和音长。
控制音调通过设置计数器的预置数来实现，预置不同的数值可以使计数器产生不同频率的信号，从而产生不同的音调。
控制音长是通过控制计数器预置数的停留时间来实现的，预置数停留的时间越长，则该音符演奏的时间越长。
每个音符的演奏时间都是0.25s的整数倍，对于节拍较长的音符，如2分音符，在记谱时将该音名连续记录两次即可。
1、音调的控制频率的高低决定了音调的高低。
音乐的十二平均率规定：每两个8度音（如简谱中的中音1与高音1）之间的频率相差一倍。
在两个8度音之间，又可分为12个半音，每两个半音的频率比为12√2。
另外，音名A(简谱中的低音6)的频率为440Hz，音名B到C之间、E到F之间为半音，其余为全音[4]。
由此可以计算出简谱中从低音1至高音1之间每个音名对应的频率，如表2所示：表2简谱中的音名与频率的关系所有不同频率的信号都是从同一个基准频率分频得到的。
由于音阶频率多为非整数，而分频系数又不能为小数，故必须将计算得到的分频数四舍五入取整。
乐曲演奏硬件电路设计报告
乐曲硬件演奏电路设计一、设计任务要求在EDA开发平台上利用VHDL语言设计数控分频器电路，利用数控分频的原理设计乐曲硬件演奏电路，并定制LPM-ROM存储音乐数据，以古典名曲“梁祝”乐曲为例，将音乐数据存储到LPM-ROM，就达到了以纯硬件的手段来实现乐曲的演奏效果。
与利用微处理器来实现乐曲演奏相比，一纯硬件完成乐曲演奏电路的逻辑要复杂得多，如果不借助于功能强大的EDA工具和硬件描述语言，仅凭传统的数字逻辑技术，即使最简单的演奏电路也难以实现。
二、系统设计总述系统设计由以下五个部分组成，分别是乐曲演奏电路基本原理，音符频率的获得，乐曲节奏的控制，乐谱发生器，乐曲演奏电路总体设计流程这五个部分。
乐曲演奏电路基本原理硬件电路的发声原理是，因为声音的频谱范围约在几十到几千赫兹，若能利用程序来控制FPGA芯片某个引脚输出一定频率的矩形波，接上扬声器就能发出相应频率的声音。
乐曲中的每一音符对应着一个确定的频率，要想FPGA发出不同音符的音调，实际上只要控制它输出相应音符的频率即可。
乐曲都是由一连串的音符组成，因此按照乐曲的乐谱依次输出这些音符所对应的频率，就可以在扬声器上连续地发出各个音符的音调。
不过要准确地演奏出一首乐曲，仅仅让扬声器能够发生还是不够的，还必须准确地控制乐曲的演奏节奏，就是指乐曲能够连续演奏的两个关键因素：乐曲中每个音符的发声频率及其持续时间。
音符频率的获得多个不同频率的信号可通过对某个基准频率进行分频获得。
由于各个音符的频率多为非整数，而分频系数又不能为小数，故必须将计算机得到的分频系数四舍五入取整。
若基准频率过低，则分频系数过小，四舍五入取整后的误差较大。
若基准频率过高，虽然可以减少频率的相对误差，但分频结构将变大。
实际上应该综合考虑这两个方面的因素，在尽量减少误差的前提下，选取合适的基准频率。
本设计中选取750KHz的基准频率。
由于现有的高频时钟脉冲信号的频率为12MHz，故需先对其进行16分频，才能获得750KHz的基准频率。
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一、设计题目：乐曲硬件演奏电路的VHDL设计
二、设计目标：
了解一般乐曲演奏电路设计设计方法,学习VHDL语言，熟悉EDA设计软件QuartusII和MAX+plusⅡ，加强独立完成电子设计的能力。
（1）能够播放“梁祝”乐曲。
（2）能够通过LED显示音阶。
（3）（选作）具有“播放/停止”功能，并在此基础上实现“按键演奏”的电子琴功能。
主芯片型号为FLEX10K10LC84-4
三、实验电路的工作原理：(演奏电路逻辑图)
组成乐曲的每个音符的发音频率值及其持续的时间是乐曲能够连续演奏所需的两个基本要素，设计演奏电路的关键就是获得这两个要素所对应的数值以及通过纯硬件的手段来利用这些数值实现所希望乐曲的演奏效果。
演奏电路逻辑图有三部分：音乐节拍和音调发生器、简谱码对应的分频预置数查表电路、数控分频与演奏发生器。
演奏电路逻辑图：
四、设计内容：
1.完成程序的编辑工作。
2.将音乐数据制作成LMP_ROM文件.
3.将程序加载到MAX+plusⅡ中进行编译、仿真，并保存仿真结果。
4.到实验室进行下载验证。
引脚进行锁定，然后下载到实验芯片中观察实验结果。
五、仿真结果：
1.音乐节拍和音调发生器（NoteTabs.VHD）
notetabs模块中设置了一个8位二进制计数器（计数最大值138），作为音符数据ROM的地址发生器。
这个计数器的计数频率选为4Hz，即每一个计数值的停留时间为0.25秒，恰为当全音符设为1秒时，四四拍的4分音符持续时间。
随着notetabs模块中的计数器按4Hz的时钟速率作为加法计数时，即随地址值递增时，音符数据ROM中的音符数据将从ROM中通过ToneIndex[3..0]端口输向ToneTaba模块，“梁祝”乐曲就开始连续自然的演奏起来了。
Notetabs模块仿真图：
2.简谱码对应的分频预置数查表电路（ToneTaba.VHD）
音符的持续时间需根据乐曲的速度及每个音符的节拍数来确定，tonetaba模块的功能首先是为speakera提供决定所发音符的预置数，而此数在speakera输入口停留的时间即为此音符的节拍值。
Tonetaba模块是乐曲简码对应的分频预置数查表电路。
其中设置了“梁祝”乐曲全部音符所对应的分频预置数，共13个，每一音符的停留时间由音乐节拍和音调发生器模块NoteTabs的clk的输入频率决定。
这13个值的输出由对应于ToneTaba的4位输入值Index[3..0]确定，而Index[3..0]最多有16种可选值。
输向ToneTaba中Index[3..0]的值ToneIndex[3..0]的输出值与持续时间有模块notetabs决定。
Tonetaba仿真图：
4.数控分频与演奏发生器（Speakera.VHD）
音符的频率可由次模块获得，这是一个数控分频器，由其clk端输入一个具有较高频率的信号，通过speakera分频后由spkout输出，由于直接从数控分频器中出来的输出信号是脉冲较窄的脉冲信号，为了有助于驱动扬声器，需另加一个D
触发器以均衡其占空比，但这时的频率是原来的1/2。
Speakera对clk输入信号的分频的预置数Tone[10..0]与spkout的输出频率就有了对应关系。
Sperkera模块仿真图：
5.《梁祝》music.vhd(音乐数据):
将数据保存为.mif格式然后制作成LMP_ROM文件。
六、实验结果：（程序下载验证是否通过）
试验成功！
将设计出的演奏电路的程序经过编译（Compiler）后，选择FLEX10K系列中EPF10K10LC84-4作为目标器件（Assign/Device），并进行管脚锁定（Floorplan Editor）。
器件编程(Programmer)，将编译生成的*.sof文件下载到目标芯片。
观察到数码管
5显示出演奏时的音乐简谱，发光二极管D5指示音调高低，同时实验箱自带蜂鸣器（Speaker）奏出“梁祝”那凄美动人的旋律，实验成功。
七、总结：
本次乐曲硬件演奏电路的VHDL设计主要采用数控分频原理来实现，在本次EDA课程设计中，我与其他同学相互交流，相互学习，提高了用VHDL语言编程的技能及进一步加强了MAX+plusⅡ对这种EDA流行软件的应用，通过这次设计，我们温故了已学的理论知识和实践操作技能，同时也学习了更多的新的知识和技能，为以后进一步的学习和工作打下了坚实的基础。
本设计得到的电路可以作为一个乐曲演奏模块，如果要演奏出另外一首曲子，只需将该曲子出现的简谱分频预置数写入ToneTaba.VHD，再将该曲子的节拍表制作成ROM文件输入到NoteTabs.VHD中，编译后，编程下载即可。