多进制数字相位调制系统课程设计

多进制数字相位调制系统课程设计

石家庄经济学院

通信实习报告

院系：信息工程学院学号：

姓名：

日期：2013.1.15

一、实习目的

1、通过本次专业课程设计巩固并扩展通信课程的基本概念、基本理论、分

析方法和仿真实现方法。

2、结合所学的MATLAB和EDA等软件仿真技术，完成通信专业相关课程内容的

建模和设计仿真。到达通信专业相关理论课程有效的巩固和整合，实现将理论知识和软件设计紧密结合。

3、通过本次专业课程设计达到培养学生的创新能力、通信系统建模和仿真设计

能力以及软件调试和分析能力的目的。

二、实习要求

1、应用通信类软件完成通信系统相关内容的设计和建模，并仿真出正确结果，

对仿真波形加以重点分析和说明。

2、按要求格式书写报告，原理充分、设计方法及仿真结果分析正确、条理清晰、

重点突出。

三、实习内容

（1）实习题目

多进制数字相位调制系统设计

（2）设计原理

一、多进制数字相位调制（MPSK）

多进制数字相位调制也称多元调相或多相制。它利用具有多个相位状态的正弦波来代表多组二进制信息码元，即用载波的一个相位对应于一组二进制信息码元。如果载波有2k个相位，它可以代表 k位二进制码元的不同码组。多进制相移键控也分为多进制绝对相移键控和多进制相对（差分）相移键控。

在MPSK信号中，载波相位可取M个可能值，

因此，MPSK信号可表示为

假定载波频率是基带数字信号速率的整数倍，则上式可改写为

上式表明，MPSK信号可等效为两个正交载波进行多电平双边带调幅所得已调波之和。因此其带宽与MASK信号带宽相同，带宽的产生也可按类似于产生双边带正交调制信号的方式实现。下面以四相相位调制为例进行讨论。四相调相信号是一种四状态符号，即符号有00、01、10、11四种状态。所以，对于输入的二进制序列，首先必须分组，每两位码元一组。然后根据组合情况，用载波的四种相位表征它们。这种由两个码元构成一种状态的符号码元称为双比特码元。同理，k位二进制码构成一种状态符号的码元则称为k比特码元。

二、4PSK信号

四相PSK（4PSK）信号实际是两路正交双边带信号。

串行输入的二进制码，两位分成一组。若前一位用A表示，后一位用B表示，经串/并变换后变成宽度加倍的并行码（A、B码元在时间上是对齐的）。再分别进行极性变换，把单极性码变成双极性码，然后与载波相乘，形成正交的双边带信号，加法器输出形成4PSK信号。显然，此系统产生的是π／4系统PSK信号。

如果产生π／2系统的PSK信号，只需把载波移相π／4后再加到乘法器上即可。

(系统信号的产生原理框图 )

因为 4 PSK信号是两个正交的2 PSK信号的合成，所以可仿照 2 PSK信号的相平解调方法，用两个正交的相干载波分别检测A和B两个分量，然后还原成串行二进制数字信号，即可完成4 PSK信号的解调。此法是一种正交相平解调法，又称极性比较法，原理图在下页

（系统PSK信号解调原理框图）

为了分析方便，可不考虑噪声的影响。这样，加到接收机上的信号在符号持续时间内可表示

两路乘法器的输出分别为

LPF输出分别是

根据π／4移相系统PSK信号的相位配置规定，抽样判决器的判决准则表在下页。当判决器按极性判决时，若正抽样值判为1，负抽样值判为0，则可将调相信号解调为相应的数字信号。

解调出的A和B再经并／串变换，就可还原出原调制信号。

若解调π／2移相系统的PSK信号，需改变移相网络及判决准则。

（π／4 系统判决器判决准则）

三、MPSK 调制电路VHDL 程序及仿真

（MPSK 调制方框图)

注：电路符号图中没有包含模拟电路部分，输出信号为数字信号。基带信号通过串/并转换器xx 得到2位并行信号yy ；四选一开关

根据yy 的数据，选择载波对应的相位进行输出，即得调制信号y 。

FPGA

clk

star

基带分频

0901827

串/

四选一

调制

--文件名：MPSK

--功能：基于VHDL硬件描述语言，对基带信号进行MPSK调制

--说明：调制信号说明如下表所示。

（3）设计方法

library ieee;

use ieee.std_logic_arith.all;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity MPSK is

port(clk :in std_logic; --系统时钟

start :in std_logic; --开始调制信号 x :in std_logic; --基带信号

y :out std_logic); --调制信号

end MPSK;

architecture behav of MPSK is

signal q:integer range 0 to 7; --计数器

signal xx:std_logic_vector(1 downto 0);--中间寄存器

signal yy:std_logic_vector(1 downto 0);--2位并行码寄存器

signal f:std_logic_vector(3 downto 0); --载波f

begin

process(clk)--通过对clk分频，得到4种相位；并完成基带信号的串并转换begin

if clk'event and clk='1' then

if start='0' then q<=0;

elsif q=0 then q<=1;f(3)<='1'; f(1)<='0'; xx(1)<=x;yy<=xx;

elsif q=2 then q<=3;f(2)<='0'; f(0)<='1';

elsif q=4 then q<=5;f(3)<='0'; f(1)<='1'; xx(0)<=x;

elsif q=6 then q<=7;f(2)<='1'; f(0)<='0';

else q<=q+1;

end if;

end if;

end process;

y<=f(0) when yy="11" else

f(1) when yy="10" else

f(2) when yy="01" else

f(3); --根据yy寄存器数据，输出对应的载波

end behav;

（4）仿真结果及分析