实验七-8421码检测电路
实验二用七段LED显示8421BCD码的VHDL设计
实验⼆⽤七段LED显⽰8421BCD码的VHDL设计E D A 实验报告（⼆）实验地点：211⼤楼606&609任课教师：窦衡学⽣姓名：李志学号：2402401024实验⼆⽤七段LED显⽰8421BCD码的VHDL设计⼀、预习内容1、结合附录⼀了解EDA实验箱的原理；2、七段LED显⽰原理；3、怎样⽤VHDL实现8421BCD码在七段LED数码管上显⽰。
⼆、实验⽬的1.了解VHDL进⾏EDA设计的基本步骤；2.学会⽤MAX+PLUSⅡ进⾏时序仿真；3.了解EDA实验箱的基本功能；三、实验器材PC机⼀台、EDA教学实验系统⼀台、下载电缆⼀根（已接好）、导线若⼲四、实验内容1.⽤VHDL设计具有清除端、使能端，计数范围为0~999的计数器设计。
输出为8421BCD码；2.⽤VHDL设计七段LED译码显⽰电路；3.MAX+PLUSⅡ进⾏时序仿真；4.下载该程序验证程序是否正确；5.请事先准备⼀个软盘或优盘，本实验程序需要保存，后⾯实验需要⽤到。
五、实验步骤1、写出七段译码器和具有清除端、使能端，计数范围为0~999的计数器的VHDL源程序，编译通过；2、进⾏波形仿真；3、选定器件、映射管脚、编译、下载。
六、实验原理和设计1、8421BCD编码在数字系统中常⽤四位⼆进制代码来表⽰⼀位⼗进制数字0、1、2、﹒﹒﹒、9，称之为⼆－⼗进制代码，即BCD码。
将⼗进制数编成BCD码的电路，称为称⼆－⼗进制（BCD）编码器。
⼆-⼗进制编码的⽅案很多，若BCD编码器采⽤8421编码⽅案，称为8421BCD编码器。
2、七段译码器下图为译码器逻辑图，请按图进⾏连线。
其中A，B，C，D 接拨号开关，a，b，c，d，e，f，g 接数码显⽰接⼝，管脚映射均为I/O ⼝，映射后，通过拨号开关改变输⼊⼆进制码，则输出数码管上显⽰相应的数值。
3、实现框图4、VHDL源程序：--0-999BCD码计数器描述LIBRARY IEEE;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;Entity COUNT100 IsPort (Clk,Rst,En,Load: in std_logic;data1,data2,data3: in std_logic_vector(3 downto 0); conl,conm,conh: buffer std_logic_vector(3 downto 0) ); End COUNT100;Architecture COUNT of COUNT100 IsBeginprocess(Rst,Clk)beginif Rst = '1' thenconl<="0000";conm<="0000";conh<="0000";elsif rising_edge(Clk) thenif En='1' thenconl<=conl;conh<=conh;conm<=conm;elsif Load='1' thenconl<=data1;conm<=data2;conh<=data3;elsif(conl="1001" and conm="1001" and conh="1001")thenconl<="0000";conm<="0000";conh<="0000";elsif conl="1001" thenif conm="1001" thenconl<="0000";conm<="0000";conh<=conh+1;else conm<=conm+1;conl<="0000";end if;else conl<=conl+1; end if;end if;end process;End COUNT;--七段译码器描述library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity seven_code isport(count:in std_logic_vector(3 downto 0); scode:out std_logic_vector(6 downto 0)); end seven_code; architecture behave of seven_code isbeginprocess(count)begincase count iswhen "0000"=>scode<="1111110"; when "0001"=>scode<="0110000"; when "0010"=>scode<="1101101"; when "0011"=>scode<="1111001"; when "0100"=>scode<="0110011"; when "0101"=>scode<="1011011"; when "0110"=>scode<="1011000"; when "0111"=>scode<="1110000"; when "1000"=>scode<="1111111"; when "1001"=>scode<="1111011"; when others=>scode<="0000000"; end case;end process;end behave;七、试验结果及总结1、系统仿真情况：计数器时序仿真结果如下图所⽰系统时序仿真结果如下图所⽰2、结果分析：由系统时序仿真结果可以看出，本系统符合设计要求，计数器的三位计数值由七段译码器译码输出。
07-机床振动频率的测量
机床振动频率的测量一．研究背景车削加工过程中，工件和刀具之间常常发生强烈的振动，破坏和干扰了正常的切削加工，是一种极其有害的现象。
当车床发生震动时，工件表面质量恶化，产生明显的表面振纹，工件的粗糙度增大，这时必须降低切削用量，使车床的工作效率大大降低。
强烈振动时，会时车床产生崩刃现象，使切削加工过程无法进行下去。
由于振动，将使车床和刀具磨损加剧，从而缩短车床和刀具的使用寿命；振动并伴随有噪音，危害工人身心健康，使工作环境恶化。
尽管超精密车床具有很高的刚度，但振动仍然是影响表面粗糙度的主要因素之一。
超精密机床通常都有很高的固有频率，在超精密加工过程中，实际的工艺系统是一个非常复杂的振动系统，系统中的振动使工件与刀具之间的相对位置发生了微幅变动，最终使工件表面粗糙度增大、表面质量降低。
有关学者通过研究发现：机床主轴的振动、导轨的振动以及刀具的振动都具有高频率、小振幅的特征，积屑瘤、外界干扰、机床刚性不足以及高速旋转部件不平衡也会引起切削振动，最终导致加工表面微观特征的改变。
另外，切削系统中的动态效应对振动也有显著的影响。
因此，必须采取必要的预防措施来减小或防止振动对超精密加工表面质量的影响。
所以，我们选择测量振动频率这个课题。
二. 研究现状1．A47-V1002激光非接触振动测量仪激光非接触振动测量仪不需要在被测物体上安装传感器，只需对针测量点，对发射激光及接受激光进行特殊技术处理，测量被测物体的振动数据，特别适用于机器零部件，电子元器件等微小物品振动测量。
ZXP-J200振动监测仪为双通道、多功能、智能化的在线式监测仪表，用于测量轴承的绝对振动或轴的相对振动，可广泛用于监测汽轮机、发电机、风机和泵等各种旋转机械的振动。
仪表可同时测量和显示出两个通道的振动参数，参数包括：转速、振幅通频值、报警值、1X选频值和相位。
每通道可提供独立的4-20mA 标准电流输出，输出电流相互隔离。
每个通道的报警值可以各自任意设置，当测量的通频值超过各自的设置值时，各自的报警指示灯亮，相应继电器动作。
【实验报告】北邮 - 电子线路设计与仿真 - 实验二 - 一位8421全加器设计(VHDL输入)
实验名称：一位8421全加器设计（VHDL输入法）一、实验目的（1）学习用VHDL语言对计数器设计、仿真和硬件测试，进一步熟悉VHDL设计技术。
设计程序独立完成全加器的仿真。
全加器由两个半加器组合而成，原理类似。
半加器不考虑低位进位，但有高位进位；全加器要考虑低位的进位且该进位和求和的二进制相加，可能获得更高的进位。
（2）VHDL编程输入的设计步骤，设计方法等。
二、实验内容和原理1、系统构成·八段数码管显示模块·八段数码管扫描模块·BCD转换及加法计算模块·键盘输入数据读取模块·时钟分频模块2、矩阵键盘工作原理按键设置在行列线交叉点，行列线分别连接到按键开关的两端。
列线通过上拉电阻接5V电压，即列线的输出被钳位到高电平状态。
判断键盘中有无按键按下是通过行线送入扫描信号然后从列线读取状态得到的。
其方法是依次给行线送低电平，检查列线的输入。
如果列线全是高电平，则代表低电平信号所在的行中无按键按下；如果列线有输入为低电平，则代表低电平信号所在的行和出现低电平的列的交点处有按键按下无按键按下时，col0~col3输出分别为“1111”当输入扫描时，扫描第一行，即IN1<=’0’，当按下Button 1，那么输出col输出信号将发生变化，Out1变为’0’，则col0~col3输出分别为“1110”。
可通过行扫描码和列输出码来获得分时扫描的键盘按压信号。
只要扫描时间适当，就可得到按键的按压情况。
3、键盘输入一个完整的键盘控制程序应解决以下任务：（1）检测有无按键按下（2）有键按下，在无硬件去抖得情况下，应有软件延时除去抖动影响（3）键扫描程序（4）将键编码转换成相应键值整个设计程序包括三个模块：时钟分频、键盘扫描和键译码转换。
为了显示，还必须在顶层添加显示部分。
由于使用的外部时钟频率为50MHz，这个频率对扫描来说太高，所以这里需要一个分频器来分得适合键盘扫描使用的频率。
键控8421-BCD码编码器电路_电子工程师必备——九大系统电路识图宝典_[共4页]
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605第8章 数字系统电路显然，由于编码的具体规定很多，这样编码器的种类也有许多。
在二-十进制编码中，可以用四位的二进制码来表示十进制数中的0～9，这样的编码过程称为二-十进制编码。
1．二进制编码特点一位的二进制数只有0、1两个状态，它可以表示两种不同的特定含义，如果需要表示3种不同的特定含义，显然只用一位的二进制数码就无法解决了。
此时，可以用更多位的二进制来数进行编码，当采用二位二进制数码进行编码时，就能表示4种不同的特定含义，即一个二位的二进制数有00、01、10、11共4个不同的状态，可表示4种特定含义，但是如果要表示5种不同的特定含义，显然二位二进制数码也不行了。
多少位二进制数码能够表示多少种不同的特定含义呢？有一个公式可解答这一问题，这一公式如下：N ≤2n 。
式中：n 代表有多少位的二进制数码，如n = 4时就是用四位二进制数码来进行编码，n = 8时就是用八位二进制数码来进行编码；N 代表在n 确定后所能表达不同的特定含义数量，例如，当n ＝4时，N＝16，这说明当采用四位二进制数码进行编码时，能够表达24＝16种不同的特定含义。
2．编码器示意图图8-67所示是二进制编码器示意图。
电路中，A0～A15是16个需要进行二进制编码的不同的特定含义量，是编码器的输入端；Y1～Y4是这一编码器的4个输出端，每个输出端只有1和0两种状态，4个输出端可有16种不同的组合，每一个组合就代表了输入端16个量中的某一个量。
图8-67 二进制编码器示意图实用编码器中，输入端数目不一定只有16个，输出端不一定只有4个，但输入端数目和输出端数目之间应符合N ≤2n 公式。
8.3.9 键控8421-BCD 码编码器电路图8-68所示是由10个按键构成的8421-BCD 码编码器。
电路中，逻辑门1～5是与非门，其中与非门1和5有两个输入端，与非门2和3有4个输入端，与非门4有5个输入端，逻辑门6是4个输入端的或非门。
数字电子技术试卷和答案
数字电子技术试卷和答案(总59页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--数字电子技术试卷(1)一．填空（16）1．十进制数123的二进制数是 1111011 ；十六进制数是 7B 。
2．是8421BCD码，其十进制为861 。
3．逻辑代数的三种基本运算是与，或和非。
4．三态门的工作状态是0 ， 1 ，高阻。
5．描述触发器逻辑功能的方法有真值表，逻辑图，逻辑表达式，卡诺图，波形图。
6．施密特触发器的主要应用是波形的整形。
7．设4位D/A转换器的满度输出电压位30伏，则输入数字量为1010时的输出模拟电压为。
8．实现A/D转换的主要方法有，，。
二．判断题（10）1．BCD码即8421码（错）2.八位二进制数可以表示256种不同状态。
（对）3．TTL与非门与CMOS与非门的逻辑功能不一样。
（）4．多个三态门的输出端相连于一总线上，使用时须只让一个三态门传送信号，其他门处于高阻状态。
（对）5．计数器可作分频器。
（对）三．化简逻辑函数（14）1．用公式法化简--+++=ADDCEBDBAY，化为最简与或表达式。
解；D B A Y +=-2．用卡诺图化简∑∑=m d D C B A Y ），，，，（）＋，，，，（84210107653),,,(，化为最简与或表达式。
四．电路如图1所示，要求写出输出函数表达式，并说出其逻辑功能。
（15） 解；C B A Y ⊕⊕=， C B A AB C )(1++=，全加器，Y 为和，1C 为进位。
五．触发器电路如图2（a ）,（b ）所示，⑴写出触发器的次态方程； ⑵对应给定波形画出Q 端波形（设初态Q ＝0）(15) 解；（1）AQ Q Qn +=-+1，（2）、A Q n =+1六．试用触发器和门电路设计一个同步的五进制计数器。
（15）七．用集成电路定时器555所构成的自激多谐振荡器电路如图3所示，试画出V O ，V C 的工作波形，并求出振荡频率。
实验七8421码检测电路的设计
实验七8421码检测电路的设计一、实验目的1、了解检测电路的工作原理2、进一步掌握同步时序电路的设计方法、实验仪器及器件三、实验要求本实验要求一个8421BCD码（串行输入）检测电路。
此电路是用来检测串行的8421码传输过程中是否发生错误。
假定8421BCD码传送过程中是由低位到高位串行输送，例如十进制2 （代码为0010）是按0、1、0、0次序传送的。
如果在传送过程中代码发生错误，出现非法代码（不在0000到1001之间的代码），则检测电路发生一脉冲信号。
本实验所用触发器为JK触发器，要求自己设计、自己安装和测试。
四、实验设计1、求原始状态转换图设电路输入为X，电路输出为F,当输入为非法码时输出为1,否则输出为0。
假设起S1和S2接收第二个码元，又根据是0还是1又各自转换到两个不同的新状态。
然后再接收第三、第四码元。
在接收第四个码元后，根据所接收的代码是否是非法码而确定其输出是否 是1,并回到初始状态 S0,准备接受新的一组码组。
于是可以得到下面的原始状态转换图：2、状态化简如果两个状态，在相同的 X 输入下，其下一个状态与输出 F 均相同，那么就可以将这样的两个状态合并。
通过这样的方法就可以实现状态的化简。
Sx/Fo/o /SOS3 ,1/0沐＞0/0 Q/Oi' \so so sb soS40/0 / \^1/0S9 S10A /1 A 1/1\ 叫 \SO SO so soSO SO SO SO SO SO SO soS5 S6.Q1 so S1/0S2/0S1S3/0S4/0S2S5/0S6/0 S3S7/0S8/0 S4S9/0S1O/O S5S11/0S12/0 S6S13/0S14/0 S7SO/O SO/O S3SOO SO/1 S9SO/O SO/1 S10SO/O SO/1 S11SO/O SO/O S12SO/O SO/1 S13SO/O SO/1 S14 |SO/O SO/1化简得=53、分配方案01 so S1/O S1/OS3/0S4/0 S3S7/0S8/0S4S8/0S8/0S7SO/O SO/OSB SO/O SO/1令SO=A, Sl=Bj S3二匚S4=D, S7=E, S8=FA01A8/0B/0呂C/0D/0C E/0F/0D F/0F/0E A/0A/0IF A/0A/1VQJQ*即A=000、B=010、C=011、D=001 、E=101、F=1004、由状态转换表可得次态图5、由次态图求各触发器的状态方程和驱动方程综上，可以得到:Jg ,K产池J2=030,底=XQ[- Jj-Q, ,K3=1最终，使用proteus获得其逻辑图如下:模拟之后的波形如下（自上到下依次为CP、F' Qc）:U1(CLK1)U4U2:B74LS73U2:A74LS73U5NOTU7NAND14Q1_N，CLK8U82CLKR QJ Q,CLKK R-QU3:A74LS731313U9:A5674LS7412F 匚XQQ五、实验步骤1、静态测试:测试时注意:（1）每次测试试都应该从初始状态开始即从A状态开始。
实验七8421码检测电路的设计
实验七8421码检测电路的设计实验目的：1.掌握8421码的编码原理和特点；2.设计8421码检测电路；3.验证8421码检测电路的正确性。
实验原理：8421码是一种常用的二进制编码方式，具有高位数码的概念，便于数字电路的设计和实现。
在8421码中，每个数字由4位二进制表示，其中的8位二进制码与十进制数码对应。
我们可以通过逻辑门电路来实现8421码的检测功能。
在8421码检测电路中，我们可以使用4个输入信号来表示输入的8421码，使用4个输出信号来表示码的正确与否。
实验步骤：1.准备工作：a)确定使用的逻辑门电路的型号和数量；b)组装电路板，并连接相应的逻辑门电路；c)准备配件和工具。
2.根据8421码的特点，设计8421码检测电路的逻辑门电路连接方式。
一种常见的8421码检测电路的思路如下：a)首先，将8421码的每一位与逻辑门电路的输入端相连。
b)然后，将每个输入位的逻辑门电路的输出与一个"与"门电路的输入相连。
c)最后，将所有的"与"门电路的输出端连接到一个"或"门电路的输入端。
3.检查逻辑门电路的连接是否正确，并进行必要的调整。
4.完整组装电路板和逻辑门电路。
5.使用测试线将8421码检测电路与电源和示波器相连。
6.测试8421码检测电路的正确性：a)将电源开关打开，观察示波器上的信号波形；b)输入不同的8421码，检查示波器上的输出信号；c)验证示波器上的输出是否与输入码对应。
7.记录实验结果，并分析可能存在的问题和改进方法。
实验结果分析：根据实验结果，我们可以判断8421码检测电路的逻辑门电路连接是否正确，并验证其正确性。
如果示波器上的输出信号与输入码对应，则说明8421码检测电路设计正确。
实验注意事项：1.在组装电路板和连接逻辑门电路时，注意引脚和线路的连接是否正确。
2.在进行实验前，确保电路板和逻辑门电路连接正常，电源稳定。
用八选一数据选择器 74LS151 设计一个 8421BCD 非法码检测电路
八选一数据选择器74LS151 设计一个8421BCD 非法码检测电路用八选一数据选择器 74LS151 设计一个 8421BCD 非法码检测电路，当输入为非法码组时，输出为 1,否则为零。
二进制数与B C D码的对应关系如表10所示。
写出函数Y的逻辑表达式。
画出电路图并接线调试，观察是否与表10相符。
表10 输入与输出关系由所给出二进制数与BCD码的对应关系可以列出输出Y的真值表,通过卡诺图化简得到了输出逻辑函数Y的最简表达式:Y=A3(A2A1Ao+A2A1Ao'+A2A1'Ao+A2'A1Ao+A2A1 'Ao'+A2'A1Ao)+A2'A1Ao*0+A2'A'Ao'*0所以可以用8选1数据选择器实现得D0=D1=G'=0，D2=D3=D4=Ds=D6=D,=D,A=A,B=B,C=C由此式可以画出逻辑图13如下所示:图13 8421BCD 非法码检测电路逻辑图根据图13所示所示的逻辑图，在Multisim环境下搭接电路图如图14所示，在图14所示的电路中，指示灯X1,X2，X3和X4用于指示输入的逻辑电平指示灯，X5用于指示输出的逻辑电平。
图14 8421BCD 非法码检测电路仿真图在图14所示的电路中，指示灯灭表示低电平，指示灯亮表示高电平。
当A，B，C,D 输入不同的电平时，其仿真结果如图15所示。
图15所对应的输入输出结果如表11所示。
表 11 8421BCD 非法码检测电路真值表图 15 8421BCD 非法码检测电路仿真结果由图15和表11的测试结果可知，8421BCD 非法码检测电路的测量结果与表10的真值表完全一致，说明图13所示的逻辑图完全正确。
8421BCD码
实验2：一位8421BCD码转换成余3码（综合设计性）一、目的：使用门电路设计一位8421码转换成余3码组合逻辑电路，掌握组合逻辑电路的基本概念和设计方法。
二、要求：设计组合逻辑电路。
画出逻辑电路图。
标出集成电路引脚。
正确连接逻辑电路；实验结果满足要求。
三、设计和实验内容1、列出一位8421码转换成余3码真值表2、写出逻辑函数表达式3、对逻辑函数表达式进行变换（使用“与非”和“异或”门）4、画出逻辑电路图。
在逻辑电路图中标出集成电路引脚。
集成电路名称及引脚编号。
74LS00 集成电路引脚名称74LS86 集成电路引脚名称5V 13 12 11 10 9 81 2 3 4 5 6 地四、实验设备和集成电路1、数字逻辑实验板一台。
2、3片74LS00，1片74LS86集成电路，连结导线50根。
五、考核方式1、逻辑电路图应当整洁、规范。
2、实验前作好充分实验准备。
3、数字逻辑实验课是一项实践性很强的教学课程。
考核的重点是电路连接，调试和测试的实践性环节。
考察学生在实验中的动手能力和事实求是的科学态度。
核心是检查是否能够实际完成一位全加器数字逻辑电路，并电路运行正确作为重要标准。
在电路连接，调试和测试完成后，经老师检查确认满足实验要求，学生签字，递交报告书，方可通过实验的验收。
六、连接，调试和测试组合逻辑电路参考事项注意如下：1、实验开始时，检查并确定实验设备上的集成电路是否符合要求。
2、导线在插孔中一定要牢固接触。
集成电路引脚与引脚之间的连线一定要良好接触。
连线在面包板上排列整齐，连线的转弯成直角。
连线不要飞线。
3、在组合逻辑电路连线时，为了防止连线时出错，可以在每连接一根线以后，在组合逻辑电路图中做一个记号，这样可以避免连线搞错，连线漏掉，多余连线等现象发生。
奇偶校验码的产生与检测电路
奇 偶校验码的产生与 检测 电路
第一章已经介绍了奇偶校验码的检错原理，所谓“奇校验码”，指信息位 和校验位中，“１”的个数为奇数；所谓“偶校验码”，指信息位和校验位中， “１”的个数为偶数。
奇偶校验码的生成，指的是依据信息位中 1 的个数，按校验规则产生校验 位具体的取值。奇偶校验码的检测，指的是接收端收到具体代码后，计算整个 码组中 1 的个数，验证是否符合校验规则，由此判断是否产生了误码。
图 2.3.10 8421 偶校验码的生成电路
得到输出 B0 后，再将五位码元 B4、B3、B2、B1、B0 并行输出，则 1 的个数 必为偶数，由此形成了 8421 偶校验码。
2． 8421 偶校验码的检测 8421 偶校验码的检测电路如图 2.3.11 所示。在接收端，将收到的 8421 偶
校验码的五位码元 B4、B3、B2、B1、B0 作为 五输入异或逻辑电路的输入，输出 F 为检测 信号。
根据 n 输入异或的功能，五位码元中， 1 的个数为偶数时，输出 F 为 0；1 的个数为奇数时，输出 F 为 1。
图 2.3.11 8421 偶校验码的检测电路
分不难理解，当 F 为 1 时，不符合偶校验规则，表示接收到的 8421 偶校 验码为误码，F 为 0 则表示符合偶校验规则，接收到的 8421 偶校验码正确。
奇偶校验码的产生与检测电路是利用异或、同或门来实现的，以下介绍该 电路的组成结构和原理。从高到低依次为：信息 位 B4、B3、B2、B1，校验位 B0。
1． 8421 偶校验码的生成 8421 偶校验码的生成电路如图 2.3.10 所
示。将满足 8421 码规则的四位信息位 B4、B3、 B2、B1 作为四输入异或逻辑电路的输入变量， 则根据 n 输入异或的功能，当信息位中 1 的个 数为奇数时，输出 B0 为 1，信息位中 1 的个数 为偶数时，输出 B0 为 0。
华理数字逻辑实验一编译码及代码转换
实验一实验名称编译码及代码日期一、实验目的设计实现一个译码器；设计一个余三码编码器；设计实现一个将余三码转换成8421码的代码转换电路。
二、实验内容1、验证编码器74LS147的功能。
2、用7483，设计实现一个将余三码转换成8421码的代码转换电路。
3、用7483和74LS147，设计实现一个余三码编码器。
三、电路图1.74LS147功能的验证实验图2.用7483将余三码变为8421码实验图3,用7483和74LS147实现余三码编码器实验图四、实验操作及运行结果1.实验仪器和设备数字逻辑实验箱EEEC-010B 1台、万用表1只、元器件（74147 1块，7483 1块，74LS00 2块）、导线若干；2.74LS147编码器逻辑功能测试：从引脚图看出，9个输入端，4个输出端，应该为二-十进制编码器，同时输出端反相，应该为反码输出，输入端反相，应该为低电平有效下面开始测试，把74LS147接入电路板，如电路图1所示连线，在9个输入端依次输入信号，记录输出信号，灯亮为1，不亮为0-------得到真值表如下所示由表中数据可以知道，这为为二-十进制优先编码器，反码输出，低电平有效；当九个输入端都为高电平时，为0，故不需要第十个输入端。
2.用7483设计实现一个将余三码转换成8421码的代码转换电路余三码是8421码的每个码组加3（0011）形成的。
余三码也具有对9互补的特点，即它也是一种9的自补码，常用于BCD码的运行电路中；由数学分析知：余三码+10000-0011=10000+8421码余三码+1101=10000+8421码因此可以将余三码和1101的信号输入到加法器7483中，输出结果省去进位即可以输出8421码，实现余三码到8421码的转换按电路图二连接，输入不同的信号，记录输出信号，验证电路图，得到真值表如下所示：结果证明电路图是正确的，这是余三码转换成8421码的代码转换电路；3.用7483和74147实现余三码编码器用74147编码对输入实现二十进制优先编码，便得到8421码的反码，因此用 74LS147的输入端为电路的输入端，输出端都接非门（用与非门实现即A A A =∙)后接到7483的相对应的4个端口，另外四个端口接代表0011的低低高高电平，则7483的输出信号即为余三码。
实验八_8421码检测电路的设计
实验八_8421码检测电路的设计设计思路：实验八的任务是设计一个8421码检测电路，该电路能够检测输入的4位二进制数是否为8421码，并输出相应的验证结果。
8421码是指将0-9的十进制数转换成的4位二进制数，其中每一位分别代表8、4、2和1的权重。
为了设计这个8421码检测电路，我们可以采用逻辑门电路和寄存器电路的组合。
具体设计过程如下：1.首先，我们需要一个四输入与门电路，用于检测四个输入位是否都为1、如果四个输入位都为1，则说明输入的四位二进制数是8421码之一，否则不是。
2.根据数字电路的组合逻辑原理，我们可以采用四个与门的组合电路来实现四输入与门。
将四个输入位分别与与门的输入端相连，并将四个与门的输出端分别与一个二输入或门的输入端相连。
这样配置之后，当且仅当四个输入位都为1时，才会使得与门的输出端为1，从而使得或门的输出端为1，表示输入的四位二进制数是8421码之一3.接下来，我们需要一个二选一复用器电路，用于根据输入的四位二进制数的值选择相应的输出。
由于8421码是将0-9的十进制数转换而来的，我们可以利用二选一复用器的原理，将输入的四位二进制数的四个位分别作为复用器的两个输入端，而将复用器的控制端接地，以实现根据输入的四位二进制数的值选择相应的输出。
4.在设计中，我们需要使用四个切换电路，用于分别表示四个输入位。
我们可以选择四个SPDT（单刀双掷）切换开关。
将四个切换开关的切换引脚分别与四个输入位相连，将切换开关的输出端与逻辑门电路和复用器电路的输入端相连，即可实现输入的四位二进制数的切换和选择。
5.最后，我们需要一个数码管来表示验证结果。
根据实验要求，当输入的四位二进制数是8421码之一时，数码管显示“Y”，表示验证通过；否则，数码管显示“N”，表示验证失败。
我们可以使用一个BCD-7段数码管，将其七个显示段分别与复用器电路的输出端相连，将数码管的输入端接VCC电源。
通过以上设计，我们可以实现一个8421码检测电路。
8421资料
译码器Ⅱ
•右图分别是T4138型3-8线 译码器的逻辑电路图。图 中，A2、A1、A0为输入 端；Y0’、Y1’、Y2’、 Y3’、Y4’、Y5’、Y6’和 Y7’为输出端；S1、S2’、 S3’为使能端，它的作用 是禁止或选通译码器。该 译码器真值表如下表。由 真值表可知，当S1=1， S2’+S3’=0时，无论A2、 A1，和A0取何值，输出 Y0’、…、Y7’中有且仅 有一个为0(低电平有效)， 其余都是l。
二进制并行加法器Ⅰ
•串行进位二进制并行加法器是由全 加器级联而成的。其特点是：被加 数和加数的各位能同时并行到达各 位的输入端，而各位全加器的进位 输入则是按照由低位向高位逐级串 行传递的，各进位形成一个进位链。 由于每一位相加的和都与本位进位 输入有关，所以，最高位必须等到 各低位全部相加完成并送来进位信 号之后才能产生运算结果。显然， 这种加法器运算速度较慢，而且位 数越多，速度就越低。
0 0 0 0 0 0 0 0 d 1
译码器Ⅳ
•二-十进制译码器的功能是将4位BCD码的10组代码翻译成10个 十进制数字符号对应的输出信号。下图所示为MSI二-十进制 译码器T331的逻辑电路图。 T331是一个将8421码转换成十进 制数字的译码器，其输入A3~A0为8421码，输出Y0’～Y9’分 别代表十进制数字0-9。该译码器的真值表如下表所示。 •从真值表可知，该译 码器的输出为低电平有 效。其次，对于8421码 中不允许出现的6个非 法码(1010-1111)，译码 器输出端Y0～Y9均无 低电平信号产生，即译 码器对这6个非法码拒 绝翻译。这种译码器的 优点是当输入端出现非 法码时，电路不会产生 错误译码。
二进制并行加法器Ⅶ
• 其中，片Ⅰ用来对两个1位十进制数的余3码进行相加，片Ⅱ 用来对相加结果进行修正。修正控制函数为片Ⅰ的进位输出 FC4，当FC4=0时，将片Ⅰ的和输出送至片Ⅱ，并将其加上 二进制数1101(即采用补码实现运算结果减二进制数0011)； 当FC4=1时，将片Ⅰ的和输出送至片Ⅱ，并将其加上二进制 数0011，片Ⅱ的和输出即为两余3码相加的和数。 • 例7．4 用4位二进制并行加法器实现4位二进制数乘法器的 逻辑功能。 • 解 设两个无符号4位二进制数X和Y，X=x3x2x1x0， Y=y3y2yly0，则X和Y的乘积Z为一个8位二进制数，可令 Z=Z7Z6Z5Z4Z3Z2ZlZ0。两数相乘求积的过程如下：因为两 个1位二进制数相乘的法则和逻辑“与”运算法则相同，所 以“积”项xiyi(i，j=0，1，2，3)可用两输入与门实现。而 对部分积求和则可用并行加法器实现。由此可知，实现4位 二进制数乘法运算的逻辑电路可由16个两输入与门和3个4位 二进制并行加法器构成。逻辑电路图如下图。
具有数显的数码转换电路 8421码—余3循环码 数字电路课设
东北大学秦皇岛分校计算机与通信工程学院电子线路课程设计具有数显的数码转换电路（8421码—余3循环码）专业名称通信工程班级学号姓名指导老师设计时间课程设计任务书专业：通信工程学号：学生姓名：设计题目：具有数显的码制转换电路8421码—余3循环码一、设计实验条件高频实验室二、设计任务及要求1. 要求输入为8421码。
输出为余三循环码2. 输出要具有数显功能三、设计报告的内容1.前言数字电路课程设计是继“数字电路”课后开出的实践环节课程其目的是训练学生综合运用学过的数字电路的基本知识独立设计比较复杂的数字电路能力。
设计建立在硬件和软件两个平台的基础上。
硬件平台是可编程逻辑器件所选器件可保存在一片芯片上设计出题目要求的数字电路。
软件平台是multisim通过课程设计学生要掌握使用EDA电子设计自动化工具设计数字电路的方法包括设计输入便宜软件仿真下载及硬件仿真等全过程。
数字电路课程设计在于更好的让学生掌握这门课程并且了解其实用性知道该门课程和我们的生活息息相关并且培养学生的动手能力让学生对该门课程产生浓厚的兴趣。
2.设计内容及其分析1.设计思路设计8421转余三循环码主要是考虑怎样找到二者之间的联系。
列出真值表后，根据值为1的那些项列出表达式，用最小项之和表示。
然后根据卡诺图进行化简，得出最简表达式。
最后根据表达式，在Multisim上画图仿真，用灯的灭（表示0）和亮（表示1）来表示码制的转换。
即可得到8421码对余三码的转换。
真值表：表1 8421转余三循环码真值表十进制数8421码余3循环码0 0000 00101 0001 01102 0010 01113 0011 01014 0100 01005 0101 11006 0110 11017 0111 11118 1000 11109 1001 1010根据真值表得出表达式：X4=A——CX3=B——C——+ A——BCD+A——B——D——X2=A B——C——D——+A——B+A——C+A——DX1=A B——C——+A——BD+A——BC根据表达式画出逻辑电路图：图0 8421码转余3循环码逻辑电路图2.所用主要器件及芯片1.电源；2.导线若干，开关4个；3.白炽灯（5v 1w）4个；4.芯片：74ls04 2片74ls08 1片74ls11 2片74ls20 1片74ls32 2片3.线路运行介绍J1.J2.J3.J4端为输入8421码端，J1端是最高位，依次下排。
数字电子技术课后习题答案
ABACBC
BC
A
00 01 11 10
00
1
0
1
11
0
1
0
Y ABC
❖ 3.13某医院有一、二、三、四号病室4间，每室设有 呼叫按钮，同时在护士值班室内对应的装有一号、 二号、三号、四号4个指示灯。
❖ 现要求当一号病室的按钮按下时，无论其它病室的 按钮是否按下，只有一号灯亮。当一号病室的按钮 没有按下而二号病室的按钮按下时，无论三、四号 病室的按钮是否按下，只有二号灯亮。当一、二号 病室的按钮都未按下而三号病室的按钮按下时，无 论四号病室的按钮是否按下，只有三号灯亮。只有 在一、二、三号病室的按钮均未按下四号病室的按 钮时，四号灯才亮。试用优先编码器74148和门电路 设计满足上述控制要求的逻辑电路，给出控制四个 指示灯状态的高、低电平信号。
HP RI/BIN
I0
0/ Z1 0 10 ≥1
I1
1/ Z1 1 11
I2
2/ Z1 2 12 18
YS
I3
3/ Z1 3 13
I4
4/ Z1 4 14
YEX
I5
5/ Z1 5 15
I6
6/ Z1 6 16
I7
7/ Z1 7 17
Y0
V18
Y1
ST
E N
Y2
(b)
74148
(a)引脚图;(b)逻辑符号
A
00 01 11 10
00
0
0
1
11
1
0
1
Y AB BC AC
由于存在AC 项，不存在相切的圈，故无冒险。
❖ 4.1在用或非门组成的基本RS触发器中，已知 输入SD 、RD的波形图如下，试画出输出Q, Q
实验7 译码器、编码器、数码管应用
实验7 译码器、编码器、数码管一、实验目的1、掌握中规模集成译码器、编码器的逻辑功能和使用方法2、熟悉数码管的使用二、实验原理译码器是一个多输入、多输出的组合逻辑电路。
它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。
译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。
不同的功能可选用不同种类的译码器。
以3线－8线译码器74LS138为例进行分析，图1(a)、(b)分别为其逻辑图及引脚排列。
其中 A2、A1、A为地址输入端，0Y～7Y为译码输出端，S1、2S、3S为使能端。
表1为74LS138功能表当S1＝1，2S＋3S＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。
当S1＝0，2S＋3S＝X时，或 S1＝X，2S＋3S＝1时，译码器被禁止，所有输出同时为1。
(a) (b)图1 3－8线译码器74LS138逻辑图及引脚排列表1二进制译码器实际上也是负脉冲输出的脉冲分配器。
若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器(又称多路分配器)，如图2所示。
若在S 1输入端输入数据信息，2S ＝3S ＝0，地址码所对应的输出是S 1数据信息的反码；若从2S 端输入数据信息，令S 1＝1、3S ＝0，地址码所对应的输出就是2S 端数据信息的原码。
若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器。
根据输入地址的不同组合译出唯一地址，故可用作地址译码器。
接成多路分配器，可将一个信号源的数据信息传输到不同的地点。
二进制译码器还能方便地实现逻辑函数，如图3所示，实现的逻辑函数是 Z ＝C B A C B A C B A ++＋ABC图6－2 作数据分配器 图6－3 实现逻辑函数利用使能端能方便地将两个 3/8译码器组合成一个4/16译码器，如图4所示。
实验七 8421码检测电路
静态测试：可将输入X连接到逻辑模拟开关，CP连接到实验箱手动单步脉冲。输入码组相应从初始状态(A)开始，如按表（二）分配方案，则Q3Q2Q1=000。例如，输入非法码(1010)2=(10)10。数据按0101顺序输入，连接X的模拟开关的位置变化为：0→1→0→1，X每一改变输入一个脉冲。电路的状态转换为：A→B→D→F→A，即Q3Q2Q1状态变化为：000→010→001→100→000.
E
A/0
A/0
F
A/0
A/1
表（二）分配方案的一种
Q2Q1
Q3
00
01
11
10
0
A
D
C
B
1
F
E
X
X
【实验内容】
本检测电路是同步时序电路。同步时序电路的特点是时钟脉冲同时送到各触发器的CP端。时钟脉冲CP与数据X的关系应如图（一）所示。即出现的数据X稳定后，才允许检测时钟的出现，且时钟作用期间不允许数据变化。
实验七
8421码检测电路的设计
数字电路与逻辑设计实验报告实验九8421码检测电路的设计姓名：_________学号：17XXXXXX班级：电子XXXX一、实验目的1. 了解检测电路的工作原理。
2. 进一步掌握同步时序电路的设计方法。
二、实验器件1、实验箱、万用表、示波器。
2、74LS73, 74LS74, 74LS00, 74LS20, 74LS197。
三、实验预习根据使用器件的不同, 我们可以设计出两种不同思路的电路. 米里时序电路:根据需求, 按照米里时序电路的设计流程得到触发器驱动方程. 首先画出状态转换图, 并对图做出适当简化.保留S0, S1, S3, S4 , S7, S8六个状态,并用3个JK触发器的2^3 = 8个状态中的6个表示它们,状态分配表如下图.将上面的状态转换和输出写成上述的代数形式有根据上表画出Q3,Q2,Q1,X的次态卡诺图, 并进而得到各个端口的驱动方程.Q1:化简得到Q1n+1 =Q2 n x Q——1——n + X——x Q2 n x Q1 n有J1 = Q2, K1 = (X——Q2)’Q2:化简得到Q2n+1 =Q——1——n x Q——2——n x Q——3——n + X——x Q2 n x Q——1——n 有J2 = Q——1——n x Q——3——n, K2 = (X——x Q——1——n)’Q3:化简得到Q3n+1 = Q——3——n Q1 n有J3 = Q1n, K3 = 1F:化简得到F = X Q3 n Q——1——n这样, 就能使用三个JK触发器构造一个8421码检测电路, 为保证正确性还可以添加一个74LS74触发器来保证X已经转变.用于仿真时的动态测试, 我们还需要一种16进制的串行输出计数器, 即按顺序串行输出0000->1000->0100…, 对每个数从最低位开始, 依次输出4个二进制数.我们可以借助计数器和寄存器实现该器件, 首先使用一个计数器实现4分频, 从已有的f频率,50占空比的时钟信号中获取f/4频率的, 12.5占空比的同相位脉冲信号. 再使用这两个时钟循环地执行计数->4次移位读数->置数的工作, 画出电路图如下所示.其输出波形的一个周期如下面的波形图所示:靠上信号为器件输出, 靠下信号为时钟脉冲, 容易看出经过64个时钟周期, 器件输出了从0000到1111的串行形式.把该输出作为8421检测电路的输入X, 得到电路图如下.其波形如下所示:可见在一整个0~15的序列中,只有6种数字引起了电路的非法脉冲, 分别是1010, 1011, 1100, 1101, 1110, 和1111, 仿真时由于给定时钟信号的固有问题, 无法从S0状态开始检验, 但仍然不影响我们仿真验证的完备性.摩尔型时序电路摩尔时序电路无需考虑输入,输出和状态之间的关系, 我们只需要使用寄存器和计数器来收集输入的信号, 并进行逻辑运算即可.我们使用3个JK触发器串行读取输入的X, 并设置计数器为4进制, 这样每当计数器从0计数到3时, 对三个触发器和X的状态执行一次逻辑运算, 如果满足”非BCD码”的条件,就输出一段脉冲.非BCD码的判断条件经化简后为: Q4(Q3+Q2)则输出脉冲信号的逻辑表达式: Q4(Q3+Q2)(QA QB)计数器清零条件:QC这样,使用3个JK触发器和一个197计数器, 就实现一个BCD码判断电路.使用上面的串行16进制输出器进行动态仿真,波形如下:其中最上面的波形为电路输出, 中间的波形为时钟信号, 下面的波形为串行16进制输出器产生的输入信号. 可见, 只有后6个波形出现非法脉冲, 判断电路正常工作.四、实验内容1、实验目的本实验要求设计一一个8421BCD码(串行输入)检测电路。
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实验七8421码检测电路的设计
姓名：张跃佳
班级：电自2班
学号：
实验时间：2015.12.24
【实验目的】
1.了解检测电路的工作原理
2.进一步掌握同步时序逻辑电路的设计方法
【实验仪器及器件】
1.实验箱、万用表、示波器
2.74LS73、74LS74、74LS00、74LS20、74LS197
【实验原理】
本实验要求设计一个8421BCD码（串行输入）检测电路。
此电路是用来检测串行的8421码传输过程中是否发生错误。
假定8421BCD码传送过程中是由低到高串行送数，例如十进制2（代码为0010）是按0、1、0、0次序传送的。
如果在传送过程中代码发生错误，出现非法数码（不在0000到1001之间的代码）则检测电路发生一脉冲信号。
实验所用触发器为JK触发器，要求自己设计、自己安装和测试。
设计提示
本实验的设计关键是建立原始状态图和状态表。
根据要求8421BCD码是由低位到高位传送，该电路每四个码元检测一次，当电路收到第四个码元时，若判断是非法码，则输出为1，否则输出为0.可见此电路为米里时序电路。
设检测电路初始状态为S
，当电路接收第一个码元后，根据输入是0还是1，
将分别转到两个不同的新状态S
1和S
2
，从S
1
或S
2
出发，接收到第二个码元后，
又根据是0还是1，又转到两个不同的新状态，类推到接收到的第三、四码元后电路执行统一的动作。
在接收到第四个码元后，根据接收的代码判断是否是非法码而确定其输出是否为1，并且电路回到初始状态S
，准备接受新的一组码组。
根据上面的分析很容易做出原始状态和状态表了。
这样做出的元素状态表有15个状态，经过化简后只剩下6个状态。
化简后的状态如表（一）。
由简化状态表，根据状态分配原则，可得许多分配方案，其中一种分配方案如表（二），得到的结果是：
⎪⎪⎩⎪⎪⎨⎧=====
=131312,23221,21K Q J Q X K Q Q J Q X K Q J
13Q XQ F =
表（一）简化状态表
X
S 0
1
A B/0 B/0
B C/0 D/0
C E/0 F/0
D F/0 F/0
E A/0 A/0
F A/0 A/1
表（二）分配方案的一种
Q 2Q 1
Q 3 00
01 11 10
0 A D C B
1 F E X X
【实验内容】
本检测电路是同步时序电路。
同步时序电路的特点是时钟脉冲同时送到各触发器的CP 端。
时钟脉冲CP 与数据X 的关系应如图（一）所示。
即出现的数据X 稳定后，才允许检测时钟的出现，且时钟作用期间不允许数据变化。
如图（二）为本实验框图。
本电路为米里时序电路，其输出F取决于电路的现态和数据的即时输入。
这种输出有时是会出错的。
如图（一）数据输入
(0111)
2=(7)
10
是合法码，如果我们把图（一）与表（一）结合起来看：1CP后，
电路从A态变成B态，输出0；2CP后变成D态，输出为0；3CP后变成F态，这时由于图（一）中的X=1还没改变，图中阴影部分的时间内将有F=1输出，直至X=0；4CP后电路回到A态。
显然，这次F=1的输出是有错误的，只有在4CP的有效边沿时，F输出才保证正确。
为防止这种错误输出，图（二）中我们把最后输出采用了触发器锁存后再输出F`。
只有当4CP的下降沿到达前的瞬间，电路处于F态。
当然，也可用CP去选通F后输出，以防出错。
静态测试：可将输入X连接到逻辑模拟开关，CP连接到实验箱手动单步脉
冲。
输入码组相应从初始状态(A)开始，如按表（二）分配方案，则Q
3Q
2
Q
1
=000。
例如，输入非法码(1010)
2=(10)
10。
数据按0101顺序输入，连接X的模拟开关的
位置变化为：0→1→0→1，X每一改变输入一个脉冲。
电路的状态转换为：A→B
→D→F→A，即Q
3Q
2
Q
1
状态变化为：000→010→001→100→000.
按上述方法，输入不同的码组，检测电路是否正常工作。
动态测试：将74LS197的Q
C 与X连接，时钟脉冲由CP
A
输入，Q
A
连接CP
B
，
由Q
A 、Q
B
、Q
C
和Q
D
输出时十六进制计数器。
观察CP、F`和Q
C
波形。
仿真图：
实验结果：。