原理图与宏功能模块设计

习
4-3
题
基于Quartus II软件，用74161设计一个模 的计数器， 软件， 设计一个模99的计数器 基于 软件 设计一个模 的计数器， 个位和十位都采用8421BCD码的编码方式设计， 分别用置 和 码的编码方式设计， 个位和十位都采用 码的编码方式设计 分别用置0和 两种方法实现， 置1两种方法实现，完成原理图设计输入、编译、仿真和下载整 两种方法实现 完成原理图设计输入、编译、 个过程。 个过程。 基于Quartus II软件，用7490设计一个模 计数器，个位 软件， 设计一个模71计数器 基于 软件 设计一个模 计数器， 和十位都采用8421BCD码的编码方式设计，完成原理图设计输 码的编码方式设计， 和十位都采用 码的编码方式设计 编译、仿真和下载整个过程。 入、编译、仿真和下载整个过程。 基于Quartus II，用74283（4位二进制全加器）设计实现 位二进制全加器） 基于 ， （ 位二进制全加器 一个8位全加器 并进行综合和仿真，查看综合结果和仿真结果。 位全加器， 一个 位全加器，并进行综合和仿真，查看综合结果和仿真结果。
在Compilation Report中查看适配结果 中查看适配结果
在Timing Closure Floorplan中查看适配结果 中查看适配结果
在Chip Editor中查看适配结果 中查看适配结果
4.3 Quartus II的时序分析 的时序分析
全程编译前时序条件设置界面
“More Settings…”中的设置 中的设置
（1）输入 ）输入altpll宏功能模块 宏功能模块
选择芯片和设置参考时钟
锁相环控制信号设置
输入时钟设置
（2）编译和仿真 ）
锁相环电路
功能仿真波形
存储模块库
存储器模块设计举例
ROM（Read Only Memory，只读存储器）是存储器的 （ ，只读存储器） 一种，利用FPGA可以实现 可以实现ROM的功能，但其不是真正意义 的功能， 一种，利用 可以实现 的功能 上的ROM，因为 器件在掉电后， 上的 ，因为FPGA器件在掉电后，其内部的所有信息都 器件在掉电后 会丢失，再次工作时需要重新配置。 会丢失，再次工作时需要重新配置。 Quartus II提供的参数化 提供的参数化ROM是lpm_rom，下面用一 提供的参数化 是 ， 个乘法器的例子来说明它的使用方法， 个乘法器的例子来说明它的使用方法，这个例子使用 lpm_rom构成一个 位×4位的无符号数乘法器，利用查表 构成一个4位 位的无符号数乘法器， 构成一个 位的无符号数乘法器 方法完成乘法功能。 方法完成乘法功能。
数据线、 数据线、地址线宽度设置
控制端口设置
ቤተ መጻሕፍቲ ባይዱ
添加.mif文件 文件 添加
如下图所示就是基于ROM实现的 位×4位的无符号 实现的4位 如下图所示就是基于 实现的 位的无符号 数乘法器电路图，其参数设置为： 数乘法器电路图，其参数设置为： LPM_WIDTH=8 LPM_WIDTHAD=8 LPM_FILE=mult_rom.mif
仿真结果
4.4.2 Maxplus2库 Maxplus2库
Maxplus2库主要由 系列数字集成电路组成，包括 库主要由74系列数字集成电路组成 库主要由 系列数字集成电路组成， 时序电路宏模块和运算电路宏模块两大类， 时序电路宏模块和运算电路宏模块两大类，其中时序电 路宏模块包括触发器、锁存器、计数器、分频器、 路宏模块包括触发器、锁存器、计数器、分频器、多路 复用器和移位寄存器， 复用器和移位寄存器，运算电路宏模块包括逻辑预算模 加法器、减法器、乘法器、绝对值运算器、 块、加法器、减法器、乘法器、绝对值运算器、数值比 较器、编译码器和奇偶校验器。 较器、编译码器和奇偶校验器。 对于这些小规模的集成电路， 对于这些小规模的集成电路，在数字电路课程中有详 细的介绍，其调入方法与Megafunction库中的宏模块 细的介绍，其调入方法与 库中的宏模块 相同，只是端口和参数无法设置。 相同，只是端口和参数无法设置。
4.4
基于Quartus II进行 进行EDA设计开发的流程 基于 进行 设计开发的流程
4.1 Quartus II原理图设计 原理图设计
1. 为本项工程设计建立文件夹 2. 输入设计项目和存盘
元件输入对 话框
3. 将设计项目设置成可调用的元件
将所需元件全部调入原理图编辑窗并连接好
4. 设计全加器顶层文件
功能仿真波形
8.1.2 逻辑门库
I/O模块库 模块库
I/O模块库 模块库
锁相环模块设计举例
参数化锁相环宏模块altpll以输入时钟信号作为参考信 以输入时钟信号作为参考信 参数化锁相环宏模块 号实现锁相， 号实现锁相，从而输出若干个同步倍频或者分频的片内 时钟信号。与直接来自片外的时钟相比，片内时钟可以 时钟信号。与直接来自片外的时钟相比， 减少时钟延迟，减小片外干扰，还可改善时钟的建立时 减少时钟延迟，减小片外干扰， 间和保持时间，是系统稳定工作的保证。 间和保持时间，是系统稳定工作的保证。不同系列的芯 片对锁相环的支持程度不同， 片对锁相环的支持程度不同，但是基本的参数设置大致 相同，下面便举例说明 的应用。 相同，下面便举例说明altpll的应用。 的应用
4-4
4-5
习
题
4-6 基于 基于Quartus II，用74194（4位双向移位寄存器）设 位双向移位寄存器） ， （ 位双向移位寄存器 计一个“ 序列产生器电路， 计一个“00011101”序列产生器电路，进行编译和仿真， 序列产生器电路 进行编译和仿真， 查看仿真结果。 查看仿真结果。 4-7 基于 基于Quartus II软件，用D触发器和适当的门电路实现 软件， 软件 触发器和适当的门电路实现 一个输出长度为15的 序列产生器 进行编译和仿真， 序列产生器， 一个输出长度为 的m序列产生器，进行编译和仿真，查看 仿真结果。 仿真结果。
时序分析结果
4.4 宏功能模块设计
4.4.1 Megafunctions库 Megafunctions库 4.4.2 Maxplus2库 Maxplus2库 4.4.3 Primitives库 Primitives库
4.4.1 Megafunctions库 Megafunctions库
Megafunction库是 库是Altera提供的参数 库是 提供的参数 化模块库。从功能上看， 化模块库。从功能上看，可以把 Megafunction库中的元器件分为： 库中的元器件分为： 库中的元器件分为 算术运算模块（ 算术运算模块（arithmetic） ） 逻辑门模块（ 逻辑门模块（gates） ） 储存模块（ 储存模块（storage） ） IO模块（I/O） 模块（ 模块 ）
1. Setting设置 设置 在Quartus II软件菜单栏中选择 软件菜单栏中选择 中的“ “Assignments”中的“Setting…”就可打开 中的 就可打开 一个设置控制对话框。可以使用Setting对话框 一个设置控制对话框。可以使用 对话框 对工程、文件、参数等进行修改， 对工程、文件、参数等进行修改，还可设置编 译器、仿真器、时序分析、功耗分析等等。 译器、仿真器、时序分析、功耗分析等等。
作为Quartus II的编译模块之一，Analysis & 的编译模块之一， 作为 的编译模块之一 Synthesis包括 包括Quaruts II Integrated Synthesis 包括 集成综合器， 集成综合器，完全 支持VHDL和Verilog HDL语言，并提供控制综合过 和 语言， 支持 语言 程的选项。支持 标准（ 程的选项。支持Verilog-1995标准（IEEE标准 标准 标准 1364-1995）和大多数Verilog-2001标准 ）和大多数 标准 ），还支持 （IEEE1364-2001），还支持 ），还支持VHDL1987标准 标准 标准1076-1987）和VHDL1993标准 （IEEE标准 标准 ） 标准 标准1076-1993）。 （IEEE标准 标准 ）。
算数运算模块库
lpm_mult
下面以参数化乘法器lpm_mult为例来说明如何在设计中使用宏功 能模块。lpm_mult的基本参数已在下表中给出。
（1）调用 ）调用lpm_mult
（2）lpm_mult参数设置 ） 参数设置
输入输出位宽设置
乘法器类型设置
（3）编译仿真 ）
8位有符号乘法器电路 位有符号乘法器电路
EDA技术与VHDL EDA技术与VHDL设计 技术与VHDL设计
第4章 原理图与宏功能模块设计
第4章
原理图与宏功能模块设计
4.1
Quartus II原理图设计 II原理图设计
4.2
II的优化设置 Quartus II的优化设置 II的时序分析 Quartus II的时序分析 宏功能模块设计
4.3
连接好的全加器原理图f_adder.bdf 连接好的全加器原理图
5. 将设计项目设置成工程和时序仿真
f_adder.bdf工程设置窗 工程设置窗
5. 将设计项目设置成工程和时序仿真
加入本工程所有文件
5. 将设计项目设置成工程和时序仿真
全加器工程f_adder的仿真波形 的仿真波形 全加器工程
4.2 Quartus II的优化设置 的优化设置
计数器74161设计举例 设计举例 计数器
模10计数器 计数器
仿真结果
4.4.3 Primitives库 Primitives库
缓冲器库
引脚库
存储单元库
逻辑门库
其他模块
习
题
4-1 基于 基于Quartus II软件，用D触发器设计一个 分频电路，并做波形 软件， 触发器设计一个2分频电路 软件 触发器设计一个 分频电路， 仿真，在此基础上，设计一个4分频和 分频电路，做波形仿真。 分频和8分频电路 仿真，在此基础上，设计一个 分频和 分频电路，做波形仿真。 。 4-2 基于 基于Quartus II软件，用7490设计一个能计时（12小时）、计分 软件， 设计一个能计时（ 小时）、计分 小时）、 软件 设计一个能计时 （60分）和计秒（60秒）的简单数字钟电路。设计过程如下： 分 和计秒（ 秒 的简单数字钟电路。设计过程如下： 的原理图输入方式， （1）先用 ）先用Quartus II的原理图输入方式，用7490连接成包含进位输出 的原理图输入方式 连接成包含进位输出 的模60的计数器 并进行仿真，如果功能正确，则将其生成一个部件； 的计数器， 的模 的计数器，并进行仿真，如果功能正确，则将其生成一个部件； 连接成模12的计数器 （2）将7490连接成模 的计数器，进行仿真，如果功能正确，也将其 ） 连接成模 的计数器，进行仿真，如果功能正确， 生成一个部件； 生成一个部件； （3）将以上两个部件连接成为简单的数字钟电路，能计时、计分和计秒， ）将以上两个部件连接成为简单的数字钟电路，能计时、计分和计秒， 计满12小时后系统清 重新开始计时。 小时后系统清0重新开始计时 计满 小时后系统清 重新开始计时。 （4）在实现上述功能的基础上可以进一步增加其它功能，比如校时功能， ）在实现上述功能的基础上可以进一步增加其它功能，比如校时功能， 能随意调整小时、分钟信号，增加整点报时功能等。 能随意调整小时、分钟信号，增加整点报时功能等。
3. 优化布局布线
Setting对话框的 对话框的Fitter Settings页指定控制时序驱动 页指定控制时序驱动 对话框的 编译和编译速度的选择，如下图所示。 编译和编译速度的选择，如下图所示。
Fitter Settings选项页 选项页
more Fitter Settings选项页 选项页
Settings对话框 对话框
2. 分析与综合设置
Analysis & Synthesis Settings项中包含有四个项目： 项中包含有四个项目： 项中包含有四个项目 VHDL Input Verilog HDL Input Default Parameters Synthesis Netlist Optimization