开关电源频率晋升的极限

开关电源频率提升的极限

1、器件的限制

对于一个开关管来说，在实际应用中，不是给个驱动就开，驱动撤掉就关了。它有开通延迟时间（tdon），上升时间（tr），关断延迟时间（tdoff），下降时间tf，对应的波形如下：

通俗的讲，开关管开通关断不是瞬间完成的，需要一定的时间，开关管本身的开关时间就限制了开关频率的提升。

以答主以前在台达实习，台达用在3kW的逆变器上的一款英飞凌600V的coolmos为例。看看这些具

体的开关时间是多少

那么对于这个mos管来说，它的极限开关频率(在这种极限情况下，mos管刚开通就关断)

fs=1/(16+12+83+5)ns=8.6MHz，当然，在实际应用中，由于要调节占空比，不可能让开关管一开通就

关断，所以实际的极限频率是远低于8.6MHz的，所以器件本身的开关速度是限制开关频率的一个因素。

2、开关损耗

当然，随着器件的进步，开关管开关的速度越来越快，尤其是在低压小功率场合，如果仅考虑器件本身的开关速度，开关频率可以run得非常高，但实际并没有，限制就在开关损耗上面。

下面给出开关管实际开通的时候对应的波形图

可以看到，开关管每开通一次，开关管DS的电压（Vds）和流过开关管的电流（Id）会存在交叠时间，从而造成开通损耗，关断亦然。假设每次开关管每开关一次产生的能量损耗是一定的，记为Esw，那么开关管的开关损耗功率就为Psw=Esw*fs，显然，开关频率越高，开关损耗越大。5M开关频率下开关损

耗比500K要大10倍，这对于重视效率的开关电源来说，显然是不可接受的。所以，开关损耗是限制开关频率的第二因素。

3、软开关的困难

题主提到了软开关，没错，软开关确实是解决开关损耗的有力手段。而在各种研究软开关的paper上，

提出了无数种让人眼花缭乱的软开关方案，似乎软开关能解决一切问题。但是实际工程应用和理论分析

不同，实际工程追求的是低成本，高效率，高可靠性，那些需要添加一堆辅助电路，或者要非常精确控

制的软开关方案在实际工程中其实都是不太被看好的，所以即使到现在，在工业界最常应用软开关的拓

扑也只要移相全桥和一些谐振的拓扑（比如LLC），至于题主提到的flyback,没错，我也听说过有准谐

振的flyback（但没研究过），但即使有类似的方案，对于能不能真正工程应用，题主也需要从我上面提到的几个问题去考量一下。

ps2 对于小功率高频电源，现在class E非常火，我觉得它火的原因就是电路简单，所以才能被工业界

接受，题主有兴趣可以去研究下。

4、高频化带来的一系列问题

假设上面的一系列问题都解决了，真正做到高频化还需要解决一系列工程上的问题，比如在高频下，电

路的寄生参数往往会严重影响电源的性能（如变压器原副边的寄生电容，变压器的漏感，PCB布线之间的寄生电感和寄生电容等等），造成一系列电压电流波形震荡和EMI的问题，如何消除寄生参数的影响，甚至进一步地，如何利用寄生参数为电路服务，都是有待研究的问题。

ps，对于高频化应用的实际工程应用的问题，还有很重要的一块是高频驱动电路的设计，@桂涵东实验室这块做得比较好，可以邀请他来回答下。

当然，随着新器件（SiC, GaN）的兴起，开关电源高频化的研究方兴未艾，开关电源的高频化一定是趋势，而且有望给电力电子带来又一次革命。让我们拭目以待。

类似于在微电子产业中著名的摩尔定律，从1970年开始，电力电子变换器的功率密度大约每十年增加

一倍。这和功率半导体发展的轨迹密切相关，受益于硅器件封装和沟道结构不断的发展，开关频率已经

推到了兆赫兹级别，被动元件的体积不断减小，变换器提高了功率密度，但是高开关频率带来的高开关

损耗、高磁芯损耗使得整个系统损耗大幅增加，散热系统也随之增加，所以现在阻碍电力电子变换器功

率密度进一步提高的技术屏障在散热系统和高频电磁设计，以及先进的功率集成和封装技术。为了维持

这个功率密度的发展速度，很多电力电子前沿研究已经转移到散热基板研究，被动元件集成等方面的研究，所以题主你明白我的意思了吗？就算你现在把开关频率提到很高，功率密度也是被这些因素制约的。下面我稍微展开来说下：

1.开关损耗

开关损耗确实是限制因素之一，但是氮化镓器件的推出已经让开关损耗在1-3Mhz这个范围内变得可以

接受，我下面附一张图片，这是三家公司推出的650V的GaN device，可以看出最好的管子开通损耗已经4uJ，关断损耗在8uJ(测试条件在400V, 12A)，还有一家叫RFMD的公司，其650V的管子基本可

以和Transphorm平齐。而同电压电流等级的硅器件很多管子都还在以mJ为单位。

下面在贴出一张低压氮化镓和硅器件的比较，可以看出，总体来说，驱动损耗也会变得很小。

还有一点很重要，宽禁带半导体的工作结温很高，以目前的工艺来说，Sic的结温可以工作到200°，氮化镓可以工作到150°。而硅器件呢，我觉得最多100°就不得了。结温高，意味着相同损耗下，需要给宽禁带半导体设计的散热器表面积要小很多，何况宽禁带半导体的损耗本身还小。

但是开关频率的提高，往往只能使用QFN或者其他一些表贴器件减少封装寄生参数，这给散热系统带来了极大的挑战，原来To封装可以加散热器，减少到空气对流的热阻，而现在不行了。所以如果想在高频下工作，第一问题就是解决散热，把高开关损耗导出去，尤其是在kW级别，散热系统非常重要。现在学界解决这个问题的手段偏向于把器件做成独立封装，采用一种叫DCB的技术，用陶瓷基板散热，

器件从陶瓷上表面到下表面的热阻基本为0.4°C/W（有些人也用metal core PCB, 但是要加绝缘层，热

阻一般在4°C/W），而FR4为20°C/W。

总结一下，半导体不断在发展，开关损耗也在显著下降，而封装越来越小，现在来看，我们要做的是怎么把那些热量从那么小的表贴封装下散出去。

2.EMI和干扰

在我接触EMI前，很多老工程师以他们有丰富的EMI调试经验来鄙视我们这些菜鸟，搞的我一直以为EMI是门玄学，也有很多人动不动就拿EMI出来吓人。我想说EMI确实很难理解，很难有精确的纸面

设计，但是通过研究我们还是能知道大概趋势指导设计，而不是一些工程嘴里完全靠trial and error的流程。我先给出结论，EMI确实和开关频率不成线性关系，某些开关频率下，EMI滤波器的转折频率较高，但是总体趋势而言，是开关频率越高，EMI体积越小！

我知道很多人开始喷我了，怎么可能，di/dt和dv/dt都大了，怎么可能EMI滤波体积还小了。我想说一句，共模和差模滤波器的没有区别，相同的截止频率下，高频的衰减更大！就算你高频下共模噪声越大，但是你的记住，这个频率下LC滤波器的衰减更大，想想幅频曲线吧。为了说明这个结论，我给出一些

定量分析结果。这些EMI分析均基于AC/DC三相整流，拓扑为维也纳整流。我分别给出了1Mhz和

500Khz的共模噪声，可以看出，500khz共模滤波器需要的截止频率为19.2kHz，1MHz为31.2kHz。