数字电路实验四计数器的设计与应用

四、实验内容
１．用D触发器构成异步二进制加/减计数器
注意ABCD位置
１．用D触发器构成异步二进制加/减计数器
S端接输入:引脚6-8-6-8 R端接输入:引脚4-10-4-10（先1后0 ） 减法计数器构成：低位触发器的Q端与高一位
的CP端相连接
１、用D触发器构成异步二进制加计数器
(1)按图接线， 接至逻辑电平输出插口，将低位CP0端 接单次脉冲源，输出端Q3、Q2、Q1、Q0接逻辑电 平显示插口，各接高电平“RD1”。
CC40192芯片功能
D0、D1 、D2、D3—计数器输入端 Q0、Q1、Q2、Q3—数据输出端 CR—清除端 LD:置数端 CPU:加法计数CP输入 CPL:减法计数CP输入 CO:进位输出端 BO:借位输出端
40192逻辑功能表
74ls输192功能入表： DCP LQD01321302 DU
（2）清零后，逐个送入单次脉冲，观察并列表记录 Q3~Q0状态。
（3）将单次脉冲S改D 为1Hz的连续脉冲，观察Q3~Q0的 状态。
（4）将1Hz的连续脉冲改为1KHz，用双踪示波器观察CP、Q3、 Q2、Q1、Q0端波形，描绘之。
（5）将图电路中的低位触发器的Q端与高一位的CP端相连接，构 成减法计数器，按实验内容（2），（3），（4）进行实验， 观察并列表记录Q3~Q0的状态。
计数器种类繁多。根据计数体制的不同,计数器可分成 二进制（即2n进制）计数器和非二进制计数器两大类 根据计数器的增减趋势不同,计数器可分为加法计数器——
随着计数脉冲的输入而递增计数的；减法计数器——随着 计数脉冲的输入而递减的,可逆计数器——既可递增、也可 递减的。
根据计数脉冲引人方式不同,计数器又可分为同步计数器— —计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端； 异步计数器——计数脉冲不是直接加到所有触发器的时钟 脉冲（CP）输入端。
输出
CR LD CPU CPL D3 D2 D1 D0 Q3 Q2 Q1 Q0
1×× ××××× 0 0 0 0
00××d c b a d c b a
0 1 ↑ 1 ××××
加计数
0 1 1 ↑ ××××
减计数
CC40ቤተ መጻሕፍቲ ባይዱ3芯片引脚
三、实验原理
所谓计数,就是统计脉冲的个数,计数器就是实现“计数”操 作的时序逻辑电路。
2．测试40192的逻辑功能
清零 电路
置 数 电 路
减计数 电路
3、用复位法构成五进制计数器
4、计数器的级联使用
计数器的设计与应用
一、实验目的
1．学习用集成触发器构成计数器的方法 2．掌握中规模集成计数器的使用方法及功能测
试方法
二、实验仪器和设备
数字实验箱 芯片
CC4013 CC4O192(CC40193)
译码 显示器
信号输入最 低位是A，
译码电路电源， 用时连接
脉冲源
连续脉冲
先10---01 后01---10